Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2019047489) FERROELECTRIC MEMORY INTEGRATED CIRCUIT, AND OPERATION METHOD AND PREPARATION METHOD THEREFOR
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2019/047489 International Application No.: PCT/CN2018/077485
Publication Date: 14.03.2019 International Filing Date: 28.02.2018
IPC:
G11C 11/22 (2006.01) ,H01L 27/11502 (2017.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
11
Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21
using electric elements
22
using ferroelectric elements
[IPC code unknown for ERROR IPC Code incorrect: invalid subgroup (0=>999999)!]
Applicants:
复旦大学 FUDAN UNIVERSITY [CN/CN]; 中国上海市 邯郸路220号 No. 220 Handan Road Shanghai 200000, CN
Inventors:
江安全 JIANG, Anquan; CN
张岩 ZHANG, Yan; CN
白子龙 BAI, Zilong; CN
Agent:
中国专利代理(香港)有限公司 CHINA PATENT AGENT (HK) LTD.; 中国香港特别行政区 香港湾仔港湾道23号鹰君中心22字楼 22/F. Great Eagle Center 23 Harbour Road Wanchai Hong Kong, CN
Priority Data:
201710793719.906.09.2017CN
Title (EN) FERROELECTRIC MEMORY INTEGRATED CIRCUIT, AND OPERATION METHOD AND PREPARATION METHOD THEREFOR
(FR) CIRCUIT INTÉGRÉ DE MÉMOIRE FERROÉLECTRIQUE, ET PROCÉDÉ DE FONCTIONNEMENT ET SON PROCÉDÉ DE PRÉPARATION
(ZH) 铁电存储集成电路及其操作方法和制备方法
Abstract:
(EN) The present invention belongs to the technical field of ferroelectric memories. A ferroelectric memory integrated circuit provided in the present invention comprises: a ferroelectric memory array having a memory unit array formed on a ferroelectric single crystalline layer; each ferroelectric memory unit of the ferroelectric memory array is mainly formed by a memory unit in the memory unit array, or is formed mainly by a memory unit in the memory unit array and a transistor which is electrically connected to the memory unit and is formed on a silicon substrate of a silicon substrate reading-writing circuit.
(FR) La présente invention appartient au domaine technique des mémoires ferroélectriques. Un circuit intégré de mémoire ferroélectrique selon la présente invention comprend : un réseau de mémoire ferroélectrique comportant un réseau d'unités de mémoire formé sur une couche monocristalline ferroélectrique ; chaque unité de mémoire ferroélectrique du réseau de mémoire ferroélectrique est principalement formée par une unité de mémoire dans le réseau d'unités de mémoire, ou est formée principalement par une unité de mémoire dans le réseau d'unités de mémoire et un transistor qui est électriquement connecté à l'unité de mémoire et est formé sur un substrat de silicium d'un circuit de lecture-écriture de substrat de silicium.
(ZH) 本发明属于铁电存储技术领域,本发明提供的铁电存储集成电路,包括:铁电存储器阵列,其具有在铁电单晶层上形成的存储单元阵列;其中,所述铁电存储器阵列的每个铁电存储器单元主要由存储单元阵列中的一个存储单元形成、或者主要由存储单元阵列中的一个存储单元以及该存储单元电连接的形成于所述硅基读写电路的硅基上的一个晶体管形成。
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)