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1. (WO2019046730) PROVIDING EFFICIENT MULTIPLICATION OF SPARSE MATRICES IN MATRIX-PROCESSOR-BASED DEVICES
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Pub. No.: WO/2019/046730 International Application No.: PCT/US2018/049112
Publication Date: 07.03.2019 International Filing Date: 31.08.2018
IPC:
G06F 17/16 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
17
Digital computing or data processing equipment or methods, specially adapted for specific functions
10
Complex mathematical operations
16
Matrix or vector computation
Applicants:
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
HEDDES, Mattheus, Cornelis Antonius Adrianus; US
DREYER, Robert; US
VERRILLI, Colin, Beaton; US
VAIDHYANATHAN, Natarajan; US
BHATTACHARYA, Koustav; US
Agent:
OWENS, Bruce, E. Jr.; US
Priority Data:
16/118,16230.08.2018US
62/552,91331.08.2017US
Title (EN) PROVIDING EFFICIENT MULTIPLICATION OF SPARSE MATRICES IN MATRIX-PROCESSOR-BASED DEVICES
(FR) OBTENTION D'UNE MULTIPLICATION EFFICACE DE MATRICES CREUSES DANS DES DISPOSITIFS BASÉS SUR UN PROCESSEUR MATRICIEL
Abstract:
(EN) Providing efficient multiplication of sparse matrices in matrix-processor-based devices is disclosed herein. In one aspect, a matrix processor of a matrix-processor- based device includes a plurality of sequencers coupled to a plurality of multiply/accumulate (MAC) units for performing multiplication and accumulation operations. Each sequencer determines whether a product of an element of a first input matrix to be multiplied with an element of a second input matrix has a value of zero (e.g., by determining whether the element of the first input matrix has a value of zero, or by determining whether either the element of the first input matrix or that of the second input matrix has a value of zero). If the product of the elements of the first input matrix and the second input matrix does not have a value of zero, the sequencer provides the elements to a MAC unit to perform a multiplication and accumulation operation.
(FR) L'invention concerne l'obtention d'une multiplication efficace de matrices creuses dans des dispositifs à base de processeur matriciel. Selon un aspect, un processeur matriciel d'un dispositif à base de processeur matriciel comprend une pluralité de séquenceurs couplés à une pluralité d'unités de multiplication/accumulation (MAC) permettant d'effectuer des opérations de multiplication et d'accumulation. Chaque séquenceur détermine si le produit d'un élément d'une première matrice d'entrée, à multiplier par un élément d'une seconde matrice d'entrée, a une valeur nulle (par exemple, en déterminant si l'élément de la première matrice d'entrée a une valeur nulle ou en déterminant si l'élément de la première matrice d'entrée ou celui de la seconde matrice d'entrée a une valeur nulle). Si le produit des éléments de la première matrice d'entrée et de la seconde matrice d'entrée n'a pas une valeur nulle, le séquenceur fournit les éléments à une unité MAC pour effectuer une opération de multiplication et d'accumulation.
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Publication Language: English (EN)
Filing Language: English (EN)