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1. (WO2019046710) UNIFIED LOGIC FOR ALIASED PROCESSOR INSTRUCTIONS
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Pub. No.: WO/2019/046710 International Application No.: PCT/US2018/049080
Publication Date: 07.03.2019 International Filing Date: 31.08.2018
IPC:
G06F 9/30 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
Applicants:
MIPS TECH, LLC [US/US]; 3201 Scott Blvd. Santa Clara, CA 95054, US
Inventors:
ROBINSON, James, Hippisley; US
TAYLOR, Morgyn; US
Agent:
ADAMS, Dean, R.; US
Priority Data:
62/552,79631.08.2017US
Title (EN) UNIFIED LOGIC FOR ALIASED PROCESSOR INSTRUCTIONS
(FR) LOGIQUE UNIFIÉE POUR INSTRUCTIONS DE PROCESSEUR À PSEUDONYMES
Abstract:
(EN) A binary logic circuit for manipulating an input binary string includes a first stage of a first group of multiplexers arranged to select respective portions of an input binary string and configured to receive a respective first control. A second stage is included in which a plurality of a second group of multiplexers is arranged to select respective portions of the input binary string and configured to receive a respective second control signal. The control signals are provided such that each multiplexer of a second group is configured to select a respective second portion of the first binary string. Control circuitry is configured to generate the first and second control signals such that two or more of the first groups and/or two or more of the second groups of multiplexers are independently controllable.
(FR) L’invention concerne un circuit logique binaire destiné à manipuler une chaîne binaire d'entrée qui comprend un premier étage d'un premier groupe de multiplexeurs agencés pour sélectionner des parties respectives d'une chaîne binaire d'entrée et configurées pour recevoir une première commande respective. Un second étage est inclus dans lequel une pluralité d'un second groupe de multiplexeurs est agencé pour sélectionner des parties respectives de la chaîne binaire d'entrée et configurée pour recevoir un second signal de commande respectif. Les signaux de commande sont fournis de telle sorte que chaque multiplexeur d'un second groupe est configuré pour sélectionner une seconde partie respective de la première chaîne binaire Des circuits de commande sont configurés pour générer les premier et second signaux de commande de telle sorte qu'au moins deux des premiers groupes et/ou au moins deux des seconds groupes de multiplexeurs peuvent être commandés de manière indépendante.
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Publication Language: English (EN)
Filing Language: English (EN)