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1. (WO2019045940) CACHING INSTRUCTION BLOCK HEADER DATA IN BLOCK ARCHITECTURE PROCESSOR-BASED SYSTEMS
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Pub. No.: WO/2019/045940 International Application No.: PCT/US2018/044617
Publication Date: 07.03.2019 International Filing Date: 31.07.2018
IPC:
G06F 9/38 (2018.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
38
Concurrent instruction execution, e.g. pipeline, look ahead
Applicants:
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
KRISHNA, Anil; US
WRIGHT, Gregory, Michael; US
YI, Yongseok; US
GILBERT, Matthew; US
KOTHINTI NARESH, Vignyan Reddy; US
Agent:
OWENS, JR., Bruce, E.; US
Priority Data:
15/688,19128.08.2017US
Title (EN) CACHING INSTRUCTION BLOCK HEADER DATA IN BLOCK ARCHITECTURE PROCESSOR-BASED SYSTEMS
(FR) MISE EN MÉMOIRE CACHE DE DONNÉES D'EN-TÊTES DE BLOCS D'INSTRUCTIONS DANS DES SYSTÈMES BASÉS SUR UN PROCESSEUR À ARCHITECTURE DE BLOCS
Abstract:
(EN) Caching instruction block header data in block architecture processor-based systems is disclosed. In one aspect, a computer processor device, based on a block architecture, provides an instruction block header cache dedicated to caching instruction block header data. Upon a subsequent fetch of an instruction block, cached instruction block header data may be retrieved from the instruction block header cache (if present) and used to optimize processing of the instruction block. In some aspects, the instruction block header data may include a microarchitectural block header (MBH) generated upon the first decoding of the instruction block by an MBH generation circuit. The MBH may contain static or dynamic information about the instructions within the instruction block. As non-limiting examples, the information may include data relating to register reads and writes, load and store operations, branch information, predicate information, special instructions, and/or serial execution preferences.
(FR) L'invention concerne une mise en mémoire cache de données d'en-têtes de blocs d'instructions dans des systèmes basés sur un processeur à architecture de blocs. Selon un aspect, un dispositif de processeur informatique, basé sur une architecture de blocs, fournit une mémoire cache d'en-têtes de blocs d'instructions dédiée à une mise en mémoire cache de données d'en-têtes de blocs d'instructions. Lors d'une extraction ultérieure d'un bloc d'instructions, des données d'en-tête de bloc d'instructions mises en mémoire cache peuvent être récupérées de la mémoire cache d'en-têtes de blocs d'instructions (si elles sont présentes) et servir à optimiser un traitement du bloc d'instructions. Selon certains aspects, les données d'en-tête de bloc d'instructions peuvent comprendre un en-tête de bloc microarchitectural (MBH) généré lors du premier décodage du bloc d'instructions par un circuit de génération de MBH. Le MBH peut contenir des informations statiques ou dynamiques concernant les instructions comprises dans le bloc d'instructions. À titre d'exemples non limitatifs, les informations peuvent comprendre des données relatives à des lectures et des écritures de registre, des opérations de chargement et de mémorisation, des informations de branchement, des informations de prédicat, des instructions spécifiques et/ou des préférences d'exécution en série.
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Publication Language: English (EN)
Filing Language: English (EN)