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1. (WO2019045882) MEMORY CIRCUITRY
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Pub. No.: WO/2019/045882 International Application No.: PCT/US2018/041312
Publication Date: 07.03.2019 International Filing Date: 09.07.2018
IPC:
G11C 5/06 (2006.01) ,G11C 5/02 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
5
Details of stores covered by group G11C11/63
06
Arrangements for interconnecting storage elements electrically, e.g. by wiring
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
5
Details of stores covered by group G11C11/63
02
Disposition of storage elements, e.g. in the form of a matrix array
Applicants:
MICRON TECHNOLOGY, INC. [US/US]; 8000 South Federal Way Boise, ID 83716 (A Corporation of the State of Delaware), US
Inventors:
JUENGLING, Werner; US
Agent:
MATKIN, Mark, S.; US
HENDRICKSEN, Mark, W.; US
SHAURETTE, James, D.; US
GRZELAK, Keith, D.; US
LATWESEN, David, G.; US
Priority Data:
62/551,73129.08.2017US
Title (EN) MEMORY CIRCUITRY
(FR) CIRCUITS DE MÉMOIRE
Abstract:
(EN) In some embodiments, memory circuitry comprises a pair of immediately-adjacent memory arrays having space laterally there-between. The memory arrays individually comprise memory cells individually having upper and lower elevationally-extending transistors and a capacitor elevationally there-between. The memory arrays comprise individual rows that (a) have an upper access line above and directly electrically coupled to a lower access line, and (b) are directly electrically coupled to one another across the space. The lower access line in one of the rows extends across the space from one of the memory arrays to the other of the memory arrays. Another of the rows comprises a conductive interconnect extending across a portion of the space. The conductive interconnect includes a horizontally-extending portion within the space that is laterally offset from the another row. Other aspects and implementations are disclosed.
(FR) Selon certains modes de réalisation, l'invention concerne des circuits de mémoire qui comprennent une paire de réseaux de mémoire immédiatement adjacents comportant un espace latéralement entre eux. Les réseaux de mémoire comprennent individuellement des cellules de mémoire comportant individuellement des transistors s'étendant en élévation supérieurs et inférieurs et un condensateur en élévation entre eux. Les réseaux de mémoire comprennent des rangées individuelles qui (a) comportent une ligne d'accès supérieure au-dessus et directement couplées électriquement à une ligne d'accès inférieure, et (b) sont directement couplées électriquement l'une à l'autre à travers l'espace. La ligne d'accès inférieure dans une des rangées s'étend à travers l'espace depuis l'un des réseaux de mémoire vers l'autre des réseaux de mémoire. Une autre des rangées comprend une interconnexion conductrice s'étendant à travers une partie de l'espace. L'interconnexion conductrice comprend une partie s'étendant horizontalement à l'intérieur de l'espace qui est latéralement décalée par rapport à l'autre rangée. L'invention concerne également d'autres aspects et mises en oeuvre.
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Publication Language: English (EN)
Filing Language: English (EN)