Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2019045785) ADJUSTING INSTRUCTION DELAYS TO THE LATCH PATH IN DDR5 DRAM
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2019/045785 International Application No.: PCT/US2018/027819
Publication Date: 07.03.2019 International Filing Date: 16.04.2018
IPC:
G11C 7/22 (2006.01) ,G11C 8/12 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
7
Arrangements for writing information into, or reading information out from, a digital store
22
Read-write (R-W) timing or clocking circuits; Read-write (R-W) control signal generators or management
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
8
Arrangements for selecting an address in a digital store
12
Group selection circuits, e.g. for memory block selection, chip selection, array selection
Applicants:
MICRON TECHNOLOGY, INC [US/US]; 8000 South Federal Way Boise, Idaho 83707, US
Inventors:
WILMOTH, David D.; US
BROWN, Jason M.; US
Agent:
MANWARE, Robert A.; US
FLETCHER, Michael G.; US
YODER, Patrick S.; US
POWELL, W. Allen; US
RARIDEN, John M.; US
SWANSON, Tait R.; US
BAKKER, Jila; US
SINCLAIR, JR., Steven J.; US
OSTERHAUS, Matthew G.; US
DOOLEY, Matthew C.; US
HENWOOD, Matthew C.; US
KANTOR, Andrew L.; US
WIMMER, Lance G.; US
BELLAH, Sean J.; US
THOMAS, Jim; US
CORLEY, David; US
Priority Data:
15/691,39430.08.2017US
Title (EN) ADJUSTING INSTRUCTION DELAYS TO THE LATCH PATH IN DDR5 DRAM
(FR) AJUSTEMENT DE RETARDS D'INSTRUCTION AU CHEMIN DE VERROUILLAGE DANS UNE MÉMOIRE DRAM DDR5
Abstract:
(EN) Memory devices (10) may provide a communication interface that is configured to receive control signals, and/or address signals from user circuitry, such as a processor. The memory device (10) may receive and process signals employing different signal paths that may have different latencies, leading to clock skews. Embodiments discussed herein the application are related to interface circuitry that may decrease certain response times of the memory device (10) by adding delays that minimize the clock skews. For example, a delay in a control path, such as a chip select path, may allow reduction in a delay of an address path, and leading to a decrease of the access time of the memory device (10). Embodiments also disclose how training modes may be employed to further adjust the delays in the control and/or address paths to decrease access times during regular operation.
(FR) L'invention concerne des dispositifs de mémoire (10) qui peuvent fournir une interface de communication qui est configurée pour recevoir des signaux de commande et/ou des signaux d'adresse provenant de circuits d'utilisateur, tels qu'un processeur. Le dispositif de mémoire (10) peut recevoir et traiter des signaux utilisant différents chemins de signal qui peuvent comporter différentes latences, conduisant à des obliquités d'horloge. Des modes de réalisation de l'invention concernent des circuits d'interface qui peuvent diminuer certains temps de réponse du dispositif de mémoire (10) en ajoutant des retards qui réduisent au minimum les obliquités d'horloge. Par exemple, un retard dans un chemin de commande, tel qu'un chemin de sélection de puce, peut permettre la réduction d'un retard d'un chemin d'adresse, et conduire à une diminution du temps d'accès du dispositif de mémoire (10). Des modes de réalisation concernent également la manière dont des modes d'apprentissage peuvent en outre être utilisés pour ajuster les retards dans les chemins de commande et/ou d'adresse afin de diminuer les temps d'accès pendant un fonctionnement régulier.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)