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1. (WO2019043888) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
Document

明 細 書

発明の名称 半導体集積回路装置

技術分野

0001  

背景技術

0002  

発明の概要

発明が解決しようとする課題

0003  

課題を解決するための手段

0004   0005   0006   0007   0008   0009  

発明の効果

0010  

図面の簡単な説明

0011  

発明を実施するための形態

0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089  

符号の説明

0090  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

明 細 書

発明の名称 : 半導体集積回路装置

技術分野

[0001]
 本開示は、フィンFET(Field Effect Transistor)またはナノワイヤFETを用いた半導体集積回路装置に関するものであり、特に静電気放電に起因するダメージから回路を保護するためのESD(Electro Static Discharge)保護回路のレイアウト構成に関する。

背景技術

[0002]
 図14に示すとおり、ESD保護回路251,252は一般に、信号端子(入出力端子)253と電源端子254との間、あるいは、信号端子253と接地端子255との間にそれぞれ設けられる。ESD保護回路には、用途によって様々な保護素子が使用されるが、その放電特性の良好さからダイオードが保護素子として使用されることも多い。

発明の概要

発明が解決しようとする課題

[0003]
 本開示は、良好な放電特性を有するダイオードを使用したESD保護回路を提供することを目的とする。

課題を解決するための手段

[0004]
 本開示の第1態様では、フィンFET(Field Effect Transistor)を備えた半導体集積回路装置は、ESD(Electro Static Discharge)保護回路を備える。前記ESD保護回路は、第1方向に延び、前記第1方向と垂直をなす第2方向に並ぶ複数の第1導電型のフィンを含む第1フィン構造部と、前記第1方向に延び、前記第2方向に並ぶ複数の第2導電型のフィンを含み、前記第1フィン構造部と前記第2方向において対向する第2フィン構造部と、前記第1および第2フィン構造部の上層にある第1配線層に形成され、第3方向に延び、前記第1フィン構造部と接続された、電源供給用の第1電源配線と、前記第1配線層に形成され、前記第3方向に延び、前記第2フィン構造部と接続された、信号転送用の第1信号配線と、前記第1配線層より上層の第2配線層に形成され、前記第3方向と垂直をなす第4方向に延び、前記第1電源配線と接続された、電源供給用の第2電源配線とを備え、前記第2方向において、前記第2フィン構造部が占める幅は、前記第1フィン構造部が占める幅よりも大きく、前記第4方向において、前記第1信号配線の幅は、前記第1電源配線の幅よりも大きい。
[0005]
 この態様によると、フィンFETを備えた半導体集積回路装置は、第1方向に延び、第2方向に並ぶ複数の第1導電型のフィンを含む第1フィン構造部と、第1方向に延び、第2方向に並ぶ複数の第2導電型のフィンを含む第2フィン構造部とを備えたESD保護回路を備える。第1フィン構造部は第1および第2電源配線と接続され、第2フィン構造部は第1信号配線と接続される。第1フィン構造部と第2フィン構造部とは、第2方向において対向している。そして、第2フィン構造部が占める幅は、第1フィン構造部が占める幅よりも大きく、第1信号配線の幅は、第1電源配線の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0006]
 本開示の第2態様では、ナノワイヤFET(Field Effect Transistor)を備えた半導体集積回路装置は、ESD(Electro Static Discharge)保護回路を備える。前記ESD保護回路は、第1方向に延び、前記第1方向と垂直をなす第2方向に複数列に並ぶ第1導電型のパッドを含む第1パッド構造部と、前記第1方向に延び、前記第2方向に複数列に並ぶ第2導電型のパッドを含み、前記第1パッド構造部と前記第2方向において対向する第2パッド構造部と、前記第1および第2パッド構造部の上層にある第1配線層に形成され、第3方向に延び、前記第1パッド構造部と接続された、電源供給用の第1電源配線と、前記第1配線層に形成され、前記第3方向に延び、前記第2パッド構造部と接続された、信号転送用の第1信号配線と、前記第1配線層より上層の第2配線層に形成され、前記第3方向と垂直をなす第4方向に延び、前記第1電源配線と接続された、電源供給用の第2電源配線とを備え、前記第2方向において、前記第2パッド構造部が占める幅は、前記第1パッド構造部が占める幅よりも大きく、前記第4方向において、前記第1信号配線の幅は、前記第1電源配線の幅よりも大きい。
[0007]
 この態様によると、ナノワイヤFETを備えた半導体集積回路装置は、第1方向に延び、第2方向に複数列に並ぶ第1導電型のパッドを含む第1パッド構造部と、第1方向に延び、第2方向に複数列に並ぶ第2導電型のパッドを含む第2パッド構造部とを備えたESD保護回路を備える。第1パッド構造部は第1および第2電源配線と接続され、第2パッド構造部は第1信号配線と接続される。第1パッド構造部と第2パッド構造部とは、第2方向において対向している。そして、第2パッド構造部が占める幅は、第1パッド構造部が占める幅よりも大きく、第1信号配線の幅は、第1電源配線の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0008]
 本開示の第3態様では、フィンFET(Field Effect Transistor)を備えた半導体集積回路装置は、ESD(Electro Static Discharge)保護回路を備える。前記ESD保護回路は、第1方向に延び、前記第1方向と垂直をなす第2方向に並ぶ複数の第1導電型のフィンと、フィン上に前記第2方向に延びるように形成されたゲートとを含む、第1フィン構造部と、前記第1方向に延び、前記第2方向に並ぶ複数の第2導電型のフィンと、フィン上に前記第2方向に延びるように形成されたゲートとを含み、前記第1フィン構造部と前記第2方向において対向する第2フィン構造部と、前記第1および第2フィン構造部の上層にある第1配線層に形成され、第3方向に延び、前記第1フィン構造部と接続された、電源供給用の第1電源配線と、前記第1配線層に形成され、前記第3方向に延び、前記第2フィン構造部と接続された、信号転送用の第1信号配線と、前記第1配線層より上層の第2配線層に形成され、前記第3方向と垂直をなす第4方向に延び、前記第1電源配線と接続された第2電源配線とを備え、前記第2フィン構造部は、ゲートが、フローティング状態になっている。
[0009]
 この態様によると、ナノワイヤFETを備えた半導体集積回路装置は、第1方向に延び、第2方向に並ぶ複数の第1導電型のフィンを含む第1フィン構造部と、第1方向に延び、第2方向に並ぶ複数の第2導電型のフィンを含む第2フィン構造部とを備えたESD保護回路を備える。第1フィン構造部は第1および第2電源配線と接続され、第2フィン構造部は第1信号配線と接続される。第1フィン構造部と第2フィン構造部とは、第2方向において対向している。そして、第2フィン構造部では、フィン上に第2方向に延びるように形成されたゲートが、フローティング状態になっている。このような構成により、信号配線の負荷容量の増加を抑えつつ、ESD保護機能を実現することができる。

発明の効果

[0010]
 本開示によると、ESD保護回路は、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。

図面の簡単な説明

[0011]
[図1] 実施形態に係る半導体集積回路装置の全体構成を模式的に示す平面図
[図2] 図1における信号IOセルの簡易構成図
[図3] 第1実施形態に係るVDDIO用ESD部の構成を示す図
[図4] 第1実施形態に係るVSS用ESD部の構成を示す図
[図5] 第1実施形態の変形例1に係るVDDIO用ESD部の構成を示す図
[図6] 第1実施形態の変形例2に係るVDDIO用ESD部の構成を示す図
[図7] 図6の構成の詳細図
[図8] (a),(b)は図7の構成の断面図
[図9] 第1実施形態の変形例3に係るVDDIO用ESD部の構成を示す図
[図10] 第2実施形態に係るVDDIO用ESD部の構成を示す図
[図11] 第3実施形態に係るVDDIO用ESD部の構成を示す図
[図12] 第3実施形態の変形例1に係るVDDIO用ESD部の構成を示す図
[図13] 第4実施形態に係るVDDIO用ESD部の構成を示す図
[図14] 信号端子とESD保護回路の関係を示す回路図
[図15] フィンFETの基本構造を示す模式図
[図16] ナノワイヤFETの基本構造を示す模式図
[図17] ナノワイヤFETの基本構造を示す模式図

発明を実施するための形態

[0012]
 以下、実施の形態について、図面を参照して説明する。
[0013]
 近年、半導体デバイスの分野において、フィン構造のFET(以下、フィンFETと称する)の利用が提案されている。図15はフィンFETの概略を示す模式図である。二次元構造のFETと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを囲むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの3つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。
[0014]
 なお、フィンFETは、立体拡散層部を有するいわゆる3次元トランジスタデバイスの一種である。3次元トランジスタデバイスには、その他に例えば、ナノワイヤFETと呼ばれる構造がある。
[0015]
 図16はナノワイヤFETの基本構造例を示す模式図である(全周ゲート(GAA:Gate All Around)構造ともいう)。ナノワイヤFETとは、電流が流れる細いワイヤ(ナノワイヤ)を用いたFETである。ナノワイヤは例えばシリコンによって形成される。図16に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤFETのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤFETにおいて、ナノワイヤの両端に接続されており、ナノワイヤFETのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図16では、シリコン基板の上にSTI(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方(ハッチを付した部分)では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図16では簡略化のため、図示を省略している。
[0016]
 ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、FETのスイッチング特性が良好になる。
[0017]
 なお、パッドは、少なくともナノワイヤが接続されている部分はソース/ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース/ドレイン領域とはならない場合もある。また、ナノワイヤの一部(ゲート電極に囲まれていない部分)が、ソース/ドレイン領域となる場合もある。
[0018]
 また、図16では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、2本配置されている。ただし、縦方向に配置するナノワイヤの本数は、2本に限られるものではなく、1本でもよいし、3本以上を縦方向に並べて配置してもよい。また、図16では、最も上のナノワイヤの上端とパッドの上端とは、高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
[0019]
 また、図17に示すように、基板の上面にBOX(Buried Oxide)が形成されており、このBOXの上にナノワイヤFETが形成される場合もある。
[0020]
 (第1実施形態)
 図1は実施形態に係る半導体集積回路装置(半導体チップ)の全体構成を模式的に示す平面図である。図1では、図面横方向をX方向とし、図面縦方向をY方向としている(以降の図も同様)。図1に示す半導体集積回路装置1は、内部コア回路が形成されたコア領域2と、コア領域2の周囲に設けられ、インターフェース回路(IO回路)が形成されたIO領域3とを備えている。IO領域3には、半導体集積回路装置1の周辺部を囲むように、IOセル列5が設けられている。図1では図示を簡略化しているが、IOセル列5には、インターフェース回路を構成する複数のIOセル10が並んでいる。
[0021]
 ここで、IOセル10は、信号の入力、出力または入出力を行う信号IOセル、接地電位(電源電圧VSS)を供給するための電源IOセル、主にIO領域3に向けて電源(電源電圧VDDIO)を供給するための電源IOセルを含む。例えば、VDDIOは3.3Vである。図1では、コア領域2の図面右側に、信号入出力用のIOセル10Aが配置されており、コア領域2の図面下側に、信号入出力用のIOセル10Bが配置されている。
[0022]
 IO領域3には、IOセル10が並ぶ方向に延びる電源配線6,7が設けられている。電源配線6,7は、半導体集積回路装置1の周辺部にリング状に形成されている(リング電源配線ともいう)。電源配線6は、VDDIOを供給し、電源配線7はVSSを供給する。なお、図1では、電源配線6,7はそれぞれ、単一の配線のように図示されているが、実際には、電源配線6,7はそれぞれ、複数本の配線によって構成される場合もある。また図1では図示を省略しているが、半導体集積回路装置1には、複数の外部接続パッドが配置されている。
[0023]
 図2はIOセル10A,10Bの簡易構成図である。なお、以降の説明では、電源配線6,7はそれぞれ、4本の配線からなるものとしている。図2(a)に示すように、IOセル10Aには、Y方向に延びる電源配線6,7が配置されている。そしてIOセル10Aにおいて、電源配線6の下にVDDIO用ESD部101が設けられ、電源配線7の下にVSS用ESD部102が設けられている。VDDIO用ESD部101,VSS用ESD部102は、IOセル10Aにおいて、チップ外側よりの位置に設けられている。また、図2(b)に示すように、IOセル10Bには、X方向に延びる電源配線6,7が配置されている。そしてIOセル10Bにおいて、電源配線6の下にVDDIO用ESD部103が設けられ、電源配線7の下にVSS用ESD部104が設けられている。VDDIO用ESD部103,VSS用ESD部104は、IOセル10Bにおいて、チップ外側よりの位置に設けられている。
[0024]
 本実施形態では、半導体集積回路装置1はフィンFETを備えるものとする。そして、図2(a)に示すIOセル10AにおけるVDDIO用ESD部101,VSS用ESD部102を例にとって、本実施形態におけるESD保護回路の構成について説明を行う。
[0025]
 図3は本実施形態に係るVDDIO用ESD部101の構成を示す図である。図3において、11,13,15はN導電型のフィン16を含むフィン構造部である。フィン構造部11,13,15(第1フィン構造部)はそれぞれ、X方向(第1方向に相当)に延び、Y方向(第2方向に相当)に並ぶ4本のフィン16を含む。12,14はP導電型のフィン17を含むフィン構造部である。フィン構造部12,14(第2フィン構造部)はそれぞれ、X方向に延び、Y方向に並ぶ6本のフィン17を含む。フィン構造部12は、Y方向において、フィン構造部11,13と対向しており、フィン構造部14は、Y方向において、フィン構造部13,15と対向している。
[0026]
 また、フィン16,17の上層にある配線層M1において、X方向(第3方向に相当)に延びる配線81,82,83,84,85が形成されている。配線81はフィン構造部11の上に形成されており、フィン構造部11と接続されている。同様に、配線82,83,84,85はそれぞれ、フィン構造部12,13,14,15の上に形成されており、フィン構造部12,13,14,15と接続されている。なお、配線層M1の配線とフィン構造部とは、図示しないコンタクトやローカル配線を経由して、接続されている。
[0027]
 また、配線層M1の上層の配線層M2において、上述した電源配線6を構成する4本の配線61,62,63,64(第2電源配線)が、Y方向(第4方向に相当)に延びるように形成されている。配線61,62,63,64は、配線層M1における配線81,83,85(第1電源配線)とコンタクト18を介して接続されている。本実施形態では、配線層M1の配線81,82,83,84,85が延びる方向は、フィン16,17が延びる方向と同一であり(ともにX方向)、配線層M2の配線61,62,63,64が延びる方向は、フィン16,17が並ぶ方向と同一である(ともにY方向)。
[0028]
 フィン構造部11,13,15は、電源配線6を構成する配線61,62,63,64から、配線81,83,85を経由して、電源電圧VDDIOが供給される。フィン構造部12,14は、チップ外部と接続される外部パッド部(図示せず)から、配線82,84(第1信号配線)を経由して、入出力信号が供給される。
[0029]
 ここで、Y方向において対向するフィン構造部11とフィン構造部12との間に、ダイオードが形成されている。同様に、対向するフィン構造部12とフィン構造部13との間、対向するフィン構造部13とフィン構造部14との間、対向するフィン構造部14とフィン構造部15との間に、ダイオードが形成されている。これらのダイオードによって、ESD保護機能が実現される。
[0030]
 そして、図3の構成では、入出力信号が供給されるフィン構造部12,14のフィン17の本数(ここでは6本)は、電源が供給されるフィン構造部11,13,15のフィン16の本数(ここでは4本)よりも多く、Y方向において、フィン構造部12,14が占める幅は、フィン構造部11,13,15が占める幅よりも大きい。また、Y方向において、信号配線である配線82,84の幅は、電源配線である配線81,83,85の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0031]
 図4は本実施形態に係るVSS用ESD部102の構成を示す図である。図4に示すVSS用ESD部102の構成は、電源電圧がVSSであり、フィン構造部の導電型(P/N)が逆になっているが、その他の点は図3に示すVDDIO用ESD部101の構成と同様である。すなわち、図4において、21,23,25はP導電型のフィン26を含むフィン構造部である。フィン構造部21,23,25(第1フィン構造部)はそれぞれ、X方向(第1方向に相当)に延び、Y方向(第2方向に相当)に並ぶ4本のフィン26を含む。22,24はN導電型のフィン27を含むフィン構造部である。フィン構造部22,24(第2フィン構造部)はそれぞれ、X方向に延び、Y方向に並ぶ6本のフィン27を含む。フィン構造部22は、Y方向において、フィン構造部21,23と対向しており、フィン構造部24は、Y方向において、フィン構造部23,25と対向している。
[0032]
 また、フィン26,27の上層にある配線層M1において、X方向(第3方向に相当)に延びる配線91,92,93,94,95が形成されている。配線91はフィン構造部21の上に形成されており、フィン構造部21と接続されている。同様に、配線92,93,94,95はそれぞれ、フィン構造部22,23,24,25の上に形成されており、フィン構造部22,23,24,25と接続されている。
[0033]
 また、配線層M1の上層の配線層M2において、上述した電源配線7を構成する4本の配線71,72,73,74(第2電源配線)が、Y方向(第4方向に相当)に延びるように形成されている。配線71,72,73,74は、配線層M1における配線91,93,95(第1電源配線)とコンタクト18を介して接続されている。
[0034]
 フィン構造部21,23,25は、電源配線7を構成する配線71,72,73,74から、配線91,93,95を経由して、接地電圧VSSが供給される。フィン構造部22,24は、チップ外部と接続される外部パッド部(図示せず)から、配線92,94(第1信号配線)を経由して、入出力信号が供給される。
[0035]
 ここで、対向するフィン構造部21とフィン構造部22との間に、ダイオードが形成されている。同様に、対向するフィン構造部22とフィン構造部23との間、対向するフィン構造部23とフィン構造部24との間、対向するフィン構造部24とフィン構造部25との間に、ダイオードが形成されている。これらのダイオードによって、ESD保護機能が実現される。
[0036]
 そして、図4の構成では、入出力信号が供給されるフィン構造部22,24のフィン27の本数(6本)は、電源が供給されるフィン構造部21,23,25のフィン26の本数(4本)よりも多く、Y方向において、フィン構造部22,24が占める幅は、フィン構造部21,23,25が占める幅よりも大きい。また、Y方向において、信号配線である配線92,94の幅は、電源配線である配線91,93,95の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0037]
 (変形例1)
 図5は変形例1に係るVDDIO用ESD部101の構成を示す図である。図5の構成は、図3の構成とほぼ同様である。ただし、入出力信号が供給されるフィン構造部12A、14Aにおいて、フィン17の本数が、図3におけるフィン構造部12,14と比べて、少なくなっている。具体的には、フィン構造部12A,14Aは、Y方向における中央部の2本のフィンが省かれており、4本のフィン17を含む。ただし、Y方向において、フィン構造部12A,14Aが占める幅は、図3におけるフィン構造部12,14と同等である。すなわち、フィン構造部12A,14Aは、フィン間隔が、フィン構造部11,13,15のフィン間隔よりも広い部分を有している。
[0038]
 ここで、フィン構造部では、対向するフィン構造部に近いフィンの方が、ダイオード形成に対してより大きく寄与し、対向するフィン構造部から遠くなるほど、ダイオード形成への寄与が小さくなる。したがって、図5のフィン構造部12A,14Aのように、対向するフィン構造部11,13,15から離れている中央部のフィンを省いても、形成されるダイオードの性能は大きくは減じない。一方、本変形例では、信号配線である配線82,84に接続されるフィンの数が少なくなるので、信号配線に対する負荷容量が減少する。これにより、より高速な信号の入出力が可能になるとともに、消費電力の低減を図ることができる。
[0039]
 (変形例2)
 図6は変形例2に係るVDDIO用ESD部101の構成を示す図である。図6の構成は、図3の構成とほぼ同様である。ただし、フィン構造部11,13,15において、フィン16の上に、Y方向に延びるゲート19aが形成されており、フィン構造部12,14において、フィン17の上に、Y方向に延びるゲート19bが形成されている。すなわち、フィン構造部11~15は、フィン16,17とゲート19a,19bとからなる、フィンFETと同一の構造を含む。
[0040]
 図7は図6の構成における、配線層M1より下層の構成の詳細を示す図である。図7では、フィン16,17およびゲート19を配線層M1の配線と接続するためのローカル配線86,87,88が示されている。また、図8は図7の構成の模式断面図であり、図8(a)はフィン構造部11の線A-Aにおける断面図、図8(b)はフィン構造部12の線B-Bにおける断面図である。
[0041]
 フィン構造部11,13,15において、X方向に延びるローカル配線86は、フィン16およびゲート19aと、配線層M1における配線81,83,85とを接続する。また、Y方向に延びるローカル配線87は、フィン16と、配線層M1における配線81,83,85とを接続する。また、フィン構造部12,14において、Y方向に延びるローカル配線88は、フィン17と、配線層M1における配線82,84とを接続する。ゲート19bは、ローカル配線に接続されておらず、配線層M1における配線82,84と接続されていない。すなわち、フィン構造部11,13,15では、フィン16に与えられている電源電圧VDDIOが、ゲート19aにも与えられている。一方、フィン構造部12,14では、ゲート19bはフローティング状態になっている。
[0042]
 このような構成により、VDDIO用ESD部101を、半導体集積回路装置1の他の部分のフィンFETと同様のプロセスによって形成することができる。そして、ゲートの粗密のばらつきを抑制することができ、ゲート形状の仕上がり寸法の精度向上を図ることができる。
[0043]
 なお、ゲート19a,19bの下部は、その下にあるフィン16,17と同一導電型の不純物がドーピングされていてもよい。これにより、形成されるダイオードの能力がより向上する。また、図6の構成では、N導電型のフィン構造部11,13,15のゲート19aとP導電型のフィン構造部12,14のゲート19bとは、X方向における位置はそろっている。ただし、ゲート19a,19bのX方向における位置はそろっていなくてもよい。ただし、ゲート19a,19bの下部に不純物がドーピングされていない場合は、N導電型のフィン構造部11,13,15とP導電型のフィン構造部12,14とでゲート19a,19bのX方向における位置がそろっている方が、ダイオードの能力はより向上する。
[0044]
 また、図6の構成では、フィン構造部11,13,15では、電源電圧VDDIOがゲート19aに与えられているが、ゲート19aをフローティング状態としてもよい。また、フィン構造部12,14では、ゲート19bはフローティング状態になっているが、例えば、フィン17と同じ入出力信号が供給されるようにしてもかまわない。ただし、ゲート19bがフローティング状態になっている方が、信号配線である配線82,84に対する負荷容量を増加させることがないため、より好ましい。なお、信号配線に対する負荷容量を増加させることがないように、ゲート19bに別の電源等を接続してもよい。
[0045]
 (変形例3)
 図9は変形例3に係るVDDIO用ESD部101の構成を示す図である。図9の構成は、図3の構成とほぼ同様である。ただし、入出力信号が供給されるフィン構造部12,14のX方向における両側に、複数のN導電型フィン16からなるフィン構造部41,42,43,44が設けられている。そして、配線層M1において、フィン構造部41,42,43,44の上に、配線51,52,53,54が設けられている。配線51,52,53,54は、フィン構造部11,13,15の上に配置された配線81,83,85と接続されている。
[0046]
 このような構成により、フィン構造部12とフィン構造部41,42との間にも、ダイオードが形成されており、フィン構造部14とフィン構造部43,44との間にも、ダイオードが形成されている。これにより、ESD保護機能をさらに強めることができる。
[0047]
 なお、図9の構成では、入出力信号が供給されるフィン構造部12,14のX方向における両側に、複数のN導電型フィン16からなるフィン構造部41,42,43,44が設けられているものとしたが、入出力信号が供給されるフィン構造部12,14のX方向におけるいずれか一方の側に、複数のN導電型フィン16からなるフィン構造部が設けられた構成としてもよい。
[0048]
 なお、上述した変形例1~3は、図4のVSS用ESD部102の構成に適用してもかまわない。また、上述した変形例1~3は、組み合わせて、VDDIO用ESD部101,VSS用ESD部102の構成に対して適用してもかまわない。
[0049]
 (第2実施形態)
 第2実施形態に係る半導体集積回路装置の全体構成は、図1に示すとおりである。本実施形態では、第1実施形態と同様に、半導体集積回路装置1はフィンFETを備えるものとする。そしてここでは、図2(b)に示すIOセル10BにおけるVDDIO用ESD部103,VSS用ESD部104を例にとって、本実施形態におけるESD保護回路の構成について説明する。
[0050]
 フィンFETの製造プロセスでは、一般的に、半導体チップ全体でフィンの方向を統一する必要がある。したがって、IOセル10Bでは、フィンはX方向に延びるように配置されている。このため、本実施形態では、フィンが延びる方向と、配線が延びる方向との関係が、第1実施形態と異なっている。
[0051]
 図10は本実施形態に係るVDDIO用ESD部103の構成を示す図である。図10において、31,33,35はN導電型のフィン36を含むフィン構造部である。フィン構造部31,33,35(第1フィン構造部)はそれぞれ、X方向(第1方向に相当)に延び、Y方向(第2方向に相当)に並ぶ4本のフィン36を含む。フィン構造部32,34はP導電型のフィン37を含むフィン構造部である。フィン構造部32,34(第2フィン構造部)はそれぞれ、X方向に延び、Y方向に並ぶ6本のフィン37を含む。フィン構造部32は、Y方向において、フィン構造部31,33と対向しており、フィン構造部34は、Y方向において、フィン構造部33,35と対向している。
[0052]
 また、フィン36,37の上層にある配線層M1において、Y方向(第3方向に相当)に延びる配線191,192,193,194,195が形成されている。配線191,193,195(第1電源配線)は、フィン構造部31,33,35と接続されている。配線192,194(第1信号配線)は、フィン構造部32,34と接続されている。配線層M1の配線とフィン構造部とは、コンタクトやローカル配線からなる接続部39を経由して、接続されている。なお、図10では、接続部39を破線の矩形で示しているが、これは接続部39の存在を模式的に示すものであり、接続部39の形状は任意である。
[0053]
 また、配線層M1の上層の配線層M2において、上述した電源配線6を構成する4本の配線61,62,63,64が、X方向(第4方向に相当)に延びるように形成されている。配線61,62,63,64(第2電源配線)は、配線層M1における配線191,193,195とコンタクト38を介して接続されている。配線層M1の配線191,192,193,194,195が延びる方向は、フィン36,37が並ぶ方向と同一であり(ともにY方向)、配線層M2の配線61,62,63,64が延びる方向は、フィン36,37が延びる方向と同一である(ともにX方向)。
[0054]
 フィン構造部31,33,35は、電源配線6を構成する61,62,63,64から、配線191,193,195を経由して、電源電圧VDDIOが供給される。フィン構造部32,34は、チップ外部と接続される外部パッド部(図示せず)から、配線192,194を経由して、入出力信号が供給される。
[0055]
 ここで、Y方向において対向するフィン構造部31とフィン構造部32との間に、ダイオードが形成されている。同様に、対向するフィン構造部32とフィン構造部33との間、対向するフィン構造部33とフィン構造部34との間、対向するフィン構造部34とフィン構造部35との間に、ダイオードが形成されている。これらのダイオードによって、ESD保護機能が実現される。
[0056]
 そして、図10の構成では、入出力信号が供給されるフィン構造部32,34のフィン37の本数(ここでは6本)は、電源が供給されるフィン構造部31,33,35のフィン36の本数(ここでは4本)よりも多く、Y方向において、フィン構造部32,34が占める幅は、フィン構造部31,33,35が占める幅よりも大きい。また、X方向において、信号配線である配線192,194の幅は、電源配線である配線191,193,195の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0057]
 また、左右辺用のIOセル(例えばIOセル10A)と上下辺用のIOセル(例えばIOセル10B)とで、フィンが延びる方向が統一されることによって、設計工数を削減することができる。
[0058]
 また、第1実施形態で示した変形例1~3についても、図10のVDDIO用ESD部103の構成に適用することができる。すなわち、変形例1と同様に、フィン構造部32,34において、フィンの本数を少なくしてもよい。また、変形例2と同様に、フィン構造部31~35において、フィン36,37の上に、Y方向に延びるゲートが形成されていてもよい。また、変形例3と同様に、フィン構造部32,34のX方向における少なくともいずれか一方の側に、複数のN導電型フィン36からなるフィン構造部が設けられていてもよい。
[0059]
 また、VSS用ESD部104については、ここでは図示を省略するが、第1実施形態における図4のVSS用ESD部102と同様に、図10の構成において、電源電圧をVSSとし、フィン構造部の導電型(P/N)を逆にすればよい。さらに、第1実施形態で示した変形例1~3を、VSS用ESD部104の構成に適用してもかまわない。また、第1実施形態で示した変形例1~3は、これらを組み合わせて、VDDIO用ESD部103,VSS用ESD部104の構成に対して適用してもかまわない。
[0060]
 (第3実施形態)
 第3実施形態に係る半導体集積回路装置の全体構成は、図1に示すとおりである。本実施形態では、半導体集積回路装置1はナノワイヤFETを備えるものとする。そして、ここでは、図2(a)に示すIOセル10AにおけるVDDIO用ESD部101、VSS用ESD部102を例にとって、本実施形態におけるESD保護回路の構成について説明を行う。
[0061]
 図11は本実施形態に係るVDDIO用ESD部101の構成を示す図である。図11において、111,113,115はN導電型のパッドを含むパッド構造部である。パッド構造部111,113,115(第1パッド構造部)はそれぞれ、X方向(第1方向に相当)において交互に並ぶナノワイヤ141およびパッド142からなる構造体が、Y方向(第2方向に相当)に4列に並んでいる。そして、ナノワイヤ141の上に、Y方向に延びるゲート143が設けられている。112,114はP導電型のパッドを含むパッド構造部である。パッド構造部112,114(第2パッド構造部)はそれぞれ、X方向において交互に並ぶナノワイヤ146およびパッド147からなる構造体が、Y方向に6列に並んでいる。そして、ナノワイヤ146の上に、Y方向に延びるゲート148が設けられている。パッド構造部112は、Y方向において、パッド構造部111,113と対向しており、パッド構造部114は、Y方向において、パッド構造部113,115と対向している。
[0062]
 また、パッド142,147の上層にある配線層M1において、X方向(第3方向に相当)に延びる配線81,82,83,84,85が形成されている。配線81はパッド構造部111の上に形成されており、パッド構造部111のパッド142と接続されている。同様に、配線82,83,84,85はそれぞれ、パッド構造部112,113,114,115の上に形成されており、パッド構造部112,113,114,115のパッド142,147と接続されている。なお、配線層M1の配線とパッド構造部のパッドとは、図示しないコンタクトやローカル配線を経由して、接続されている。
[0063]
 また、配線層M1の上層の配線層M2において、上述した電源配線6を構成する4本の配線61,62,63,64(第2電源配線)が、Y方向(第4方向に相当)に延びるように形成されている。配線61,62,63,64は、配線層M1における配線81,83,85(第1電源配線)とコンタクト18を介して接続されている。配線層M1の配線81,82,83,84,85が延びる方向は、パッド142,147が延びる方向と同一であり(ともにX方向)、配線層M2の配線61,62,63,64が延びる方向は、パッド142,147の列が並ぶ方向と同一である(ともにY方向)。
[0064]
 また、パッド構造部111,113,115では、ゲート143も、パッド142と同様に、配線81,83,85と接続されているものとする。一方、パッド構造部112,114では、ゲート148は、配線82,84と接続されておらず、フローティング状態になっているものとする。
[0065]
 パッド構造部111,113,115は、電源配線6を構成する配線61,62,63,64から、配線81,83,85を経由して、電源電圧VDDIOが供給される。パッド構造部112,114は、チップ外部と接続される外部パッド部(図示せず)から、配線82,84(第1信号配線)を経由して、入出力信号が供給される。
[0066]
 ここで、Y方向において対向するパッド構造部111とパッド構造部112との間に、ダイオードが形成されている。同様に、対向するパッド構造部112とパッド構造部113との間、対向するパッド構造部113とパッド構造部114との間、対向するパッド構造部114とパッド構造部115との間に、ダイオードが形成されている。これらのダイオードによって、ESD保護機能が実現される。
[0067]
 そして、図11の構成では、入出力信号が供給されるパッド構造部112,114のY方向におけるパッド147の列数(ここでは6列)は、電源が供給されるパッド構造部111,113,115のY方向におけるパッド142の列数(ここでは4列)よりも多く、Y方向において、パッド構造部112,114が占める幅は、パッド構造部111,113,115が占める幅よりも大きい。また、Y方向において、信号配線である配線82,84の幅は、電源配線である配線81,83,85の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0068]
 また、図11の構成により、VDDIO用ESD部101を、半導体集積回路装置1の他の部分のナノワイヤFETと同様のプロセスによって形成することができる。そして、ナノワイヤの粗密のばらつきを抑制することができ、ナノワイヤ形状の仕上がり寸法の精度向上を図ることができる。
[0069]
 また、図11の構成では、パッド構造部111,113,115では、電源電圧VDDIOがゲート143に与えられているものとしたが、ゲート143をフローティング状態としてもよい。また、パッド構造部112,114では、ゲート148はフローティング状態になっているものとしたが、例えば、パッド147と同じ入出力信号がゲート148に供給されるようにしてもかまわない。ただし、パッド構造部112,114では、ゲート148がフローティング状態になっている方が、信号配線である配線82,84に対する負荷容量を増加させないので、より好ましい。なお、信号配線に対する負荷容量を増加させることがないように、ゲート148に別の電源等を接続してもよい。
[0070]
 また、VSS用ESD部102については、ここでは図示を省略するが、第1実施形態における図4のVSS用ESD部102と同様に、図11の構成において、電源電圧をVSSとし、パッド構造部の導電型(P/N)を逆にすればよい。
[0071]
 (変形例1)
 図12は変形例1に係るVDDIO用ESD部101の構成を示す図である。図12の構成は、図11の構成において、パッド構造部111~115からナノワイヤ141,146およびゲート143,148を省いた構成に相当する。すなわち、図12において、121,123,125はN導電型のパッド142を含むパッド構造部(第1パッド構造部)である。122,124はP導電型のパッド147を含むパッド構造部(第2パッド構造部)である。
[0072]
 図12の構成においても、図11の構成と同様の作用効果が得られる。すなわち、図12の構成では、入出力信号が供給されるパッド構造部122,124のY方向におけるパッド147の列数(ここでは6列)は、電源が供給されるパッド構造部121,123,125のY方向におけるパッド142の列数(ここでは4列)よりも多く、Y方向において、パッド構造部122,124が占める幅は、パッド構造部121,123,125が占める幅よりも大きい。また、Y方向において、信号配線である配線82,84の幅は、電源配線である配線81,83,85の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0073]
 (他の変形例)
 図11の構成において、ゲート143,148を省いた構成としてもよい。また、図12の構成において、X方向に分離して並ぶパッド142,147を、X方向に延びる長い単一のパッドに変えてもよい。
[0074]
 また、第1実施形態で示した変形例1,3を、本実施形態に適用してもよい。すなわち、図5に示す第1実施形態の変形例1と同様に、パッド構造部112,114,122,124において、Y方向におけるパッドの列数を少なくしてもよい。また、図9に示す第1実施形態の変形例3と同様に、パッド構造部112,114,122,124のX方向における少なくともいずれか一方の側に、複数のN導電型パッドを含むパッド構造部を設けてもよい。
[0075]
 また、上述した各変形例を、組み合わせて適用してもかまわない。
[0076]
 (第4実施形態)
 第4実施形態に係る半導体集積回路装置の全体構成は、図1に示すとおりである。本実施形態では、第3実施形態と同様に、半導体集積回路装置1はナノワイヤFETを備えるものとする。そしてここでは、図2(b)に示すIOセル10BにおけるVDDIO用ESD部103,VSS用ESD部104を例にとって、本実施形態におけるESD保護回路の構成について説明を行う。
[0077]
 ナノワイヤFETの製造プロセスでは、一般的に、半導体チップ全体でナノワイヤが延びる方向を統一する必要がある。したがって、IOセル10Bでは、ナノワイヤはX方向に延びるように配置されている。このため、本実施形態では、パッドが延びる方向と、配線が延びる方向との関係が、第3実施形態と異なっている。
[0078]
 図13は本実施形態に係るVDDIO用ESD部103の構成を示す図である。図13において、131,133,135はN導電型のナノワイヤFETを含むパッド構造部である。パッド構造部131,133,135(第1パッド構造部)はそれぞれ、X方向(第1方向)において交互に並ぶナノワイヤ151およびパッド152からなる構造体が、Y方向(第2方向)に4列に並んでいる。そして、ナノワイヤ151の上に、Y方向に延びるゲート153が設けられている。132,134はP導電型のナノワイヤFETを含むパッド構造部である。パッド構造部132,134(第2パッド構造部)はそれぞれ、X方向において交互に並ぶナノワイヤ156およびパッド157からなる構造体が、Y方向に6列に並んでいる。そして、ナノワイヤ156の上に、Y方向に延びるゲート158が設けられている。パッド構造部132は、Y方向において、パッド構造部131,133と対向しており、パッド構造部134は、Y方向において、パッド構造部133,135と対向している。
[0079]
 また、パッド152,157の上層にある配線層M1において、Y方向(第3方向に相当)に延びる配線191,192,193,194,195が形成されている。配線191,193,195(第1電源配線)は、パッド構造部131,133,135のパッド152と接続されている。また、配線192,194(第1信号配線)は、パッド構造部132,134のパッド157と接続されている。配線層M1の配線とパッド構造部のパッドとは、コンタクトやローカル配線からなる接続部159を経由して、接続されている。なお、図13では、接続部159を破線の矩形で示しているが、これは接続部159の存在を模式的に示すものであり、接続部159の形状は任意である。
[0080]
 また、配線層M1の上層の配線層M2において、上述した電源配線6を構成する4本の配線61,62,63,64(第2電源配線)が、X方向(第4方向に相当)に延びるように形成されている。配線61,62,63,64は、配線層M1における配線191,193,195とコンタクト18を介して接続されている。配線層M1の配線191,192,193,194,195が延びる方向は、パッド152,157の列が並ぶ方向と同一であり(ともにY方向)、配線層M2の配線61,62,63,64が延びる方向は、パッド152,157が延びる方向と同一である(ともにX方向)。
[0081]
 パッド構造部131,133,135は、電源配線6を構成する配線61,62,63,64から、配線191,193,195を経由して、電源電圧VDDIOが供給される。パッド構造部132,134は、チップ外部と接続される外部パッド部(図示せず)から、配線192,194を経由して、入出力信号が供給される。
[0082]
 ここで、Y方向において対向するパッド構造部131とパッド構造部132との間に、ダイオードが形成されている。同様に、対向するパッド構造部132とパッド構造部133との間、対向するパッド構造部133とパッド構造部134との間、対向するパッド構造部134とパッド構造部135との間に、ダイオードが形成されている。これらのダイオードによって、ESD保護機能が実現される。
[0083]
 そして、図13の構成では、入出力信号が供給されるパッド構造部132,134のY方向におけるパッド157の列数(ここでは6列)は、電源が供給されるパッド構造部131,133,135のY方向におけるパッド152の列数(ここでは4列)よりも多く、Y方向において、パッド構造部132,134が占める幅は、パッド構造部131,133,135が占める幅よりも大きい。また、X方向において、信号配線である配線192,194の幅は、電源配線である配線191,193,195の幅よりも大きい。このような構成により、ESDイベント発生時において、大電流を速やかにダイオードに流すことができるので、内部回路のダメージを効果的に抑制することができる。
[0084]
 また、左右辺用のIOセル(例えばIOセル10A)と上下辺用のIOセル(例えばIOセル10B)とで、ナノワイヤおよびパッドが延びる方向が統一されることによって、設計工数を削減することができる。
[0085]
 また、第3実施形態で示した変形例についても、図13のVDDIO用ESD部103の構成に適用することができる。すなわち、パッド構造部131~135において、ゲート153,158を省いた構成としてもよい。あるいは、パッド構造部131~135において、ナノワイヤ151,156およびゲート153,158を省いた構成としてもよい。あるいは、パッド構造部131~135において、ナノワイヤ151,156およびゲート153,158を省き、X方向に分離して並ぶパッド152,157を、X方向に延びる長いパッドに変えた構成としてもよい。
[0086]
 また、第1実施形態で示した変形例1,3を、本実施形態に適用してもよい。すなわち、図5に示す第1実施形態の変形例1と同様に、パッド構造部132,134において、Y方向におけるパッドの列数を少なくしてもよい。また、図9に示す第1実施形態の変形例3と同様に、パッド構造部132,134のX方向における少なくともいずれか一方の側に、複数のN導電型パッドを含むパッド構造部を設けてもよい。
[0087]
 また、VSS用ESD部104については、ここでは図示を省略するが、第1実施形態における図4のVSS用ESD部102と同様に、図13の構成において、電源電圧をVSSとし、パッド構造部の導電型(P/N)を逆にすればよい。さらに、第3実施形態で示した変形例や、第1実施形態で示した変形例1,3を、VSS用ESD部104の構成に適用してもかまわない。
[0088]
 また、上述した各変形例を、組み合わせて適用してもかまわない。
[0089]
 なお、フィン構造部が含むフィンの本数や、パッド構造部が含むパッドの個数は、上述の実施形態で示したものに限られるものではない。また、信号配線が形成される配線層は、配線層M1に限られるものではなく、また、信号配線は複数の配線層に形成されていてもよい。また、リング電源配線が形成される配線層は、配線層M2に限られるものではなく、信号配線が形成される配線層よりも上層の配線層であればよい。また、リング電源配線は複数の配線層に形成されていてもよい。これにより、リング電源配線の抵抗値が下がり、ESD耐性が向上する。

符号の説明

[0090]
1 半導体集積回路装置
6,61,62,63,64 電源配線(第2電源配線)
7,71,72,73,74 電源配線(第2電源配線)
11,13,15 フィン構造部(第1フィン構造部)
12,14 フィン構造部(第2フィン構造部)
16,17 フィン
19a,19b ゲート
21,23,25 フィン構造部(第1フィン構造部)
22,24 フィン構造部(第2フィン構造部)
26,27 フィン
31,33,35 フィン構造部(第1フィン構造部)
32,34 フィン構造部(第2フィン構造部)
41,42,43,44 フィン構造部(第3フィン構造部)
81,83,85 配線(第1電源配線)
82,84 配線(第1信号配線)
91,93,95 配線(第1電源配線)
92,94 配線(第1信号配線)
101,103 VDDIO用ESD部(ESD保護回路)
102,104 VSS用ESD部(ESD保護回路)
111,113,115,121,123,125,131,133,135 パッド構造部(第1パッド構造部)
112,114,122,124,132,134 パッド構造部(第2パッド構造部)
141,146,151,156 ナノワイヤ
142,147,152,157 パッド
143,148,153,158 ゲート
191,193,195 配線(第1電源配線)
192,194 配線(第1信号配線)

請求の範囲

[請求項1]
 フィンFET(Field Effect Transistor)を備えた半導体集積回路装置であって、
 ESD(Electro Static Discharge)保護回路を備え、
 前記ESD保護回路は、
 第1方向に延び、前記第1方向と垂直をなす第2方向に並ぶ複数の第1導電型のフィンを含む第1フィン構造部と、
 前記第1方向に延び、前記第2方向に並ぶ複数の第2導電型のフィンを含み、前記第1フィン構造部と前記第2方向において対向する第2フィン構造部と、
 前記第1および第2フィン構造部の上層にある第1配線層に形成され、第3方向に延び、前記第1フィン構造部と接続された、電源供給用の第1電源配線と、
 前記第1配線層に形成され、前記第3方向に延び、前記第2フィン構造部と接続された、信号転送用の第1信号配線と、
 前記第1配線層より上層の第2配線層に形成され、前記第3方向と垂直をなす第4方向に延び、前記第1電源配線と接続された、電源供給用の第2電源配線とを備え、
 前記第2方向において、前記第2フィン構造部が占める幅は、前記第1フィン構造部が占める幅よりも大きく、
 前記第4方向において、前記第1信号配線の幅は、前記第1電源配線の幅よりも大きい
ことを特徴とする半導体集積回路装置。
[請求項2]
 請求項1記載の半導体集積回路装置において、
 前記第3方向は、前記第1方向と同一であり、前記第4方向は、前記第2方向と同一である
ことを特徴とする半導体集積回路装置。
[請求項3]
 請求項1記載の半導体集積回路装置において、
 前記第3方向は、前記第2方向と同一であり、前記第4方向は、前記第1方向と同一である
ことを特徴とする半導体集積回路装置。
[請求項4]
 請求項1記載の半導体集積回路装置において、
 前記第2フィン構造部は、フィンの本数が、前記第1フィン構造部におけるフィンの本数よりも多い
ことを特徴とする半導体集積回路装置。
[請求項5]
 請求項1記載の半導体集積回路装置において、
 前記第1および第2フィン構造部は、フィン上に前記第2方向に延びるように形成されたゲートを含む
ことを特徴とする半導体集積回路装置。
[請求項6]
 請求項5記載の半導体集積回路装置において、
 前記第2フィン構造部は、ゲートが、フローティング状態になっている
ことを特徴とする半導体集積回路装置。
[請求項7]
 請求項1記載の半導体集積回路装置において、
 前記ESD保護回路は、
 前記第2フィン構造部の、前記第1方向における少なくともいずれか一方の側に配置され、前記第1方向に延び、前記第2方向に並ぶ複数の前記第1導電型のフィンを含む第3フィン構造部を備え、
 前記第3フィン構造部は、前記第1および第2電源配線を介して、電源が供給される
ことを特徴とする半導体集積回路装置。
[請求項8]
 ナノワイヤFET(Field Effect Transistor)を備えた半導体集積回路装置であって、
 ESD(Electro Static Discharge)保護回路を備え、
 前記ESD保護回路は、
 第1方向に延び、前記第1方向と垂直をなす第2方向に複数列に並ぶ第1導電型のパッドを含む第1パッド構造部と、
 前記第1方向に延び、前記第2方向に複数列に並ぶ第2導電型のパッドを含み、前記第1パッド構造部と前記第2方向において対向する第2パッド構造部と、
 前記第1および第2パッド構造部の上層にある第1配線層に形成され、第3方向に延び、前記第1パッド構造部と接続された、電源供給用の第1電源配線と、
 前記第1配線層に形成され、前記第3方向に延び、前記第2パッド構造部と接続された、信号転送用の第1信号配線と、
 前記第1配線層より上層の第2配線層に形成され、前記第3方向と垂直をなす第4方向に延び、前記第1電源配線と接続された、電源供給用の第2電源配線とを備え、
 前記第2方向において、前記第2パッド構造部が占める幅は、前記第1パッド構造部が占める幅よりも大きく、
 前記第4方向において、前記第1信号配線の幅は、前記第1電源配線の幅よりも大きい
ことを特徴とする半導体集積回路装置。
[請求項9]
 請求項8記載の半導体集積回路装置において、
 前記第3方向は、前記第1方向と同一であり、前記第4方向は、前記第2方向と同一である
ことを特徴とする半導体集積回路装置。
[請求項10]
 請求項8記載の半導体集積回路装置において、
 前記第3方向は、前記第2方向と同一であり、前記第4方向は、前記第1方向と同一である
ことを特徴とする半導体集積回路装置。
[請求項11]
 請求項8記載の半導体集積回路装置において、
 前記第2パッド構造部は、前記第2方向におけるパッドの列数が、前記第1パッド構造部におけるパッドの列数よりも多い
ことを特徴とする半導体集積回路装置。
[請求項12]
 請求項9記載の半導体集積回路装置において、
 前記第1および第2パッド構造部は、それぞれ、前記第1方向において前記パッドとナノワイヤとが交互に並ぶ構造体と、前記ナノワイヤの周囲を囲み、前記第2方向に延びるように形成されたゲートとを含む
ことを特徴とする半導体集積回路装置。
[請求項13]
 請求項12記載の半導体集積回路装置において、
 前記第2パッド構造部は、ゲートが、フローティング状態になっている
ことを特徴とする半導体集積回路装置。
[請求項14]
 フィンFET(Field Effect Transistor)を備えた半導体集積回路装置であって、
 ESD(Electro Static Discharge)保護回路を備え、
 前記ESD保護回路は、
 第1方向に延び、前記第1方向と垂直をなす第2方向に並ぶ複数の第1導電型のフィンと、フィン上に前記第2方向に延びるように形成されたゲートとを含む、第1フィン構造部と、
 前記第1方向に延び、前記第2方向に並ぶ複数の第2導電型のフィンと、フィン上に前記第2方向に延びるように形成されたゲートとを含み、前記第1フィン構造部と前記第2方向において対向する第2フィン構造部と、
 前記第1および第2フィン構造部の上層にある第1配線層に形成され、第3方向に延び、前記第1フィン構造部と接続された、電源供給用の第1電源配線と、
 前記第1配線層に形成され、前記第3方向に延び、前記第2フィン構造部と接続された、信号転送用の第1信号配線と、
 前記第1配線層より上層の第2配線層に形成され、前記第3方向と垂直をなす第4方向に延び、前記第1電源配線と接続された第2電源配線とを備え、
 前記第2フィン構造部は、ゲートが、フローティング状態になっている
ことを特徴とする半導体集積回路装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]