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1. (WO2019033393) HETEROJUNCTION TUNNELING FIELD EFFECT TRANSISTOR AND PREPARATION METHOD THEREFOR
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Pub. No.: WO/2019/033393 International Application No.: PCT/CN2017/098047
Publication Date: 21.02.2019 International Filing Date: 18.08.2017
IPC:
H01L 29/78 (2006.01) ,H01L 29/10 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29
Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having at least one potential-jump barrier or surface barrier; Capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof
66
Types of semiconductor device
68
controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified, or switched
76
Unipolar devices
772
Field-effect transistors
78
with field effect produced by an insulated gate
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29
Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having at least one potential-jump barrier or surface barrier; Capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof
02
Semiconductor bodies
06
characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions
10
with semiconductor regions connected to an electrode not carrying current to be rectified, amplified, or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
Applicants:
华为技术有限公司 HUAWEI TECHNOLOGIES CO., LTD. [CN/CN]; 中国广东省深圳市 龙岗区坂田华为总部办公楼 Huawei Administration Building, Bantian, Longgang District Shenzhen, Guangdong 518129, CN
Inventors:
李伟 LI, Wei; CN
徐挽杰 XU, Wanjie; CN
徐慧龙 XU, Huilong; CN
张臣雄 ZHANG, Chen-Xiong; CN
Agent:
北京同立钧成知识产权代理有限公司 LEADER PATENT & TRADEMARK FIRM; 中国北京市 海淀区西直门北大街32号枫蓝国际A座8F-6 8F-6, Bldg. A, Winland International Center NO.32 Xizhimen North Street, Haidian District Beijing 100082, CN
Priority Data:
Title (EN) HETEROJUNCTION TUNNELING FIELD EFFECT TRANSISTOR AND PREPARATION METHOD THEREFOR
(FR) TRANSISTOR À EFFET DE CHAMP À EFFET TUNNEL À HÉTÉROJONCTION ET PROCÉDÉ DE PRÉPARATION CORRESPONDANT
(ZH) 异质结遂穿场效应晶体管及其制备方法
Abstract:
(EN) Provided are a heterojunction tunneling field effect transistor and a preparation method therefor. The method comprises: a first insulating layer covering an upper surface of a substrate, a first heterojunction material layer covering one end, that a source electrode is provided on, of an upper surface of the first insulating layer, the source electrode being arranged on one end of the first heterojunction material layer, a second insulating layer being provided around the other end of the first heterojunction material layer, an isolation layer being provided on an heterojunction layer, and the isolation layer covering an inner side of the source electrode; a second heterojunction material layer covering the other end of the first heterojunction material layer, the first insulating layer and the second insulating layer, and forming a heterojunction with the first heterojunction material layer, and a drain electrode being provided on the other end, opposite the source electrode, of the second heterojunction layer; and a gate dielectric layer covering a location, between the source electrode and the drain electrode, on the second heterojunction material layer, and a gate electrode being provided on the gate dielectric layer. By means of providing a second insulating layer for isolation, the leakage current caused by an edge state is significantly reduced, and a heterojunction is formed by using a two-dimensional material, thereby avoiding the occurrence of an interface defect caused by a lattice mismatch.
(FR) La présente invention concerne un transistor à effet de champ à effet tunnel à hétérojonction et un procédé de préparation correspondant. Le procédé comprend : une première couche isolante recouvrant une surface supérieure d'un substrat, une première couche de matériau à hétérojonction recouvrant une extrémité, sur laquelle est disposée une électrode source, d'une surface supérieure de la première couche isolante, l'électrode source étant disposée sur une extrémité de la première couche de matériau à hétérojonction, une seconde couche isolante étant disposée autour de l'autre extrémité de la première couche de matériau à hétérojonction, une couche d'isolation étant disposée sur une couche à hétérojonction, et la couche d'isolation recouvrant un côté interne de l'électrode source ; une seconde couche de matériau à hétérojonction recouvrant l'autre extrémité de la première couche de matériau à hétérojonction, la première couche isolante et la seconde couche isolante, et formant une hétérojonction avec la première couche de matériau à hétérojonction, et une électrode déversoir étant disposée sur l'autre extrémité, à l'opposé de l'électrode source, de la seconde couche à hétérojonction ; et une couche diélectrique de grille recouvrant un emplacement, entre l'électrode source et l'électrode déversoir, sur la seconde couche de matériau à hétérojonction, et une électrode grille étant disposée sur la couche diélectrique de grille. Au moyen de l'utilisation d'une seconde couche isolante destinée à l'isolation, le courant de fuite provoqué par un état limite est significativement réduit, et une hétérojonction est formée à l'aide d'un matériau bidimensionnel, ce qui permet d'éviter l'apparition d'un défaut d'interface provoqué par un désaccord de réseau.
(ZH) 本申请实施例提供一种异质结遂穿场效应晶体管及其制备方法,包括:第一绝缘层覆盖在衬底的上表面,第一异质结材料层覆盖在第一绝缘层的上表面上用于设置源极的一端,源极设置在第一异质结材料层的一端,第一异质结材料层另一端周围设置有第二绝缘层,隔离层设置在异质结层上,隔离层覆盖在源极的内侧;第二异质结材料层覆盖在第一异质结材料层的另一端、第二绝缘层以及第二绝缘层上,与第一异质结材料层形成异质结,漏极设置在第二异质结层上与源极相对的另一端;栅介质层覆盖在第二异质结材料层上位于源极和漏极之间的位置,栅极设置在栅介质层上。通过设置第二绝缘层进行隔离,显著减小边缘态导致的泄露电流,并利用二维材料形成异质结,避免了因晶格不匹配导致的界面缺陷。
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Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)
Also published as:
CN109690786