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1. (WO2019032808) NEURAL NETWORK ACCELERATOR WITH PARAMETERS RESIDENT ON CHIP
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Pub. No.: WO/2019/032808 International Application No.: PCT/US2018/045974
Publication Date: 14.02.2019 International Filing Date: 09.08.2018
IPC:
G06N 3/063 (2006.01) ,G06N 3/04 (2006.01) ,G06F 9/00 (2006.01) ,G06F 12/00 (2006.01) ,G06F 13/00 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
N
COMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3
Computer systems based on biological models
02
using neural network models
06
Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
063
using electronic means
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
N
COMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3
Computer systems based on biological models
02
using neural network models
04
Architecture, e.g. interconnection topology
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Applicants:
GOOGLE LLC [US/US]; 1600 Amphitheatre Parkway Mountain View, California 94043, US
Inventors:
TEMAM, Olivier; US
KHAITAN, Harshit; US
NARAYANASWAMI, Ravi; US
WOO, Dong Hyuk; US
Agent:
SCHULMAN, C. Eric; US
Priority Data:
62/544,17111.08.2017US
Title (EN) NEURAL NETWORK ACCELERATOR WITH PARAMETERS RESIDENT ON CHIP
(FR) ACCÉLÉRATEUR DE RÉSEAU NEURONAL À PARAMÈTRES RÉSIDENTS SUR PUCE
Abstract:
(EN) One embodiment of an accelerator includes a computing unit; a first memory bank for storing input activations and a second memory bank for storing parameters used in performing computations, the second memory bank configured to store a sufficient amount of the neural network parameters on the computing unit to allow for latency below a specified level with throughput above a specified level. The computing unit includes at least one cell comprising at least one multiply accumulate ("MAC") operator that receives parameters from the second memory bank and performs computations. The computing unit further includes a first traversal unit that provides a control signal to the first memory bank to cause an input activation to be provided to a data bus accessible by the MAC operator. The computing unit performs computations associated with at least one element of a data array, the one or more computations performed by the MAC operator.
(FR) Un mode de réalisation de l'invention concerne un accélérateur comprenant une unité de calcul ; une première banque de mémoire permettant de mémoriser des activations d'entrée et une seconde banque de mémoire permettant de mémoriser des paramètres utilisés dans la réalisation de calculs, la seconde banque de mémoire étant conçue pour mémoriser une quantité suffisante des paramètres de réseau neuronal sur l'unité de calcul pour permettre une latence inférieure à un niveau spécifié à un débit supérieur à un niveau spécifié. L'unité de calcul comprend au moins une cellule comprenant au moins un opérateur de multiplication-totalisation ("MAC") qui reçoit des paramètres en provenance de la seconde banque de mémoire et effectue des calculs. L'unité de calcul comprend en outre une première unité de traversée qui émet un signal de commande à la première banque de mémoire afin de provoquer la fourniture d'une activation d'entrée à un bus de données accessible par l'opérateur MAC. L'unité de calcul effectue des calculs associés à au moins un élément d'un réseau de données, lesdits calculs étant effectués par l'opérateur MAC.
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Publication Language: English (EN)
Filing Language: English (EN)