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1. (WO2019032740) ADAPTIVE QUALITY OF SERVICE CONTROL CIRCUIT
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Pub. No.: WO/2019/032740 International Application No.: PCT/US2018/045865
Publication Date: 14.02.2019 International Filing Date: 08.08.2018
Chapter 2 Demand Filed: 07.06.2019
IPC:
G06F 11/34 (2006.01) ,G06F 13/16 (2006.01) ,G06F 11/30 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
11
Error detection; Error correction; Monitoring
30
Monitoring
34
Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
16
for access to memory bus
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
11
Error detection; Error correction; Monitoring
30
Monitoring
Applicants:
XILINX, INC. [US/US]; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124, US
Inventors:
ARBEL, Ygal; US
Agent:
PARANDOOSH, David A.; US
PARANDOOSH, David, A.; US
LIU, Justin; US
Priority Data:
15/673,22009.08.2017US
Title (EN) ADAPTIVE QUALITY OF SERVICE CONTROL CIRCUIT
(FR) CIRCUIT DE COMMANDE DE QUALITÉ DE SERVICE ADAPTATIVE
Abstract:
(EN) Disclosed approaches of controlling quality of service in servicing memory transactions includes periodically reading (206) by a quality of service management (QM) circuit (1 16), respective first data rate metrics and respective latency metrics from requester circuits (106, 108, 1 10, 1 12) while the requester circuits are actively transmitting memory transactions to a memory controller (104). The QM circuit periodically reads (208) a second data rate metric from the memory controller while the memory controller is processing the memory transactions, and determines (210), while the requester circuits are actively transmitting memory transactions to the memory controller, whether or not the respective first data rate metrics, respective latency metrics, and second data rate metric satisfy a quality of service metric. In response to determining that the operating metrics do not satisfy the quality of service metric, the QM circuit dynamically changes (212) value(s) of a control parameter(s) of the requester circuit(s) and of the memory controller.
(FR) L'invention concerne des approches de commande de qualité de service dans l'entretien de transactions de mémoire comprenant la lecture périodique (206), par un circuit (116) de gestion de qualité de service (QM), de premiers indices de mesure de débit de données respectifs et d'indices de mesure de latence respectif provenant de circuits demandeurs (106, 108, 110, 112) tandis que les circuits demandeurs transmettent activement des transactions de mémoire à un contrôleur de mémoire (104). Le circuit de QM lit périodiquement (208) un deuxième indice de mesure de débit de données à partir du contrôleur de mémoire tandis que le contrôleur de mémoire traite les transactions de mémoire, et détermine (210), tandis que les circuits demandeurs transmettent activement des transactions de mémoire au contrôleur de mémoire, si les premiers indices de mesure de débit de données respectifs, les indices de mesure de latence respectifs et le deuxième indice de mesure de débit de données satisfont un indice de mesure de qualité de service. En réponse à la détermination du fait que les indices de mesure de fonctionnement ne satisfont pas l'indice de mesure de qualité de service, le circuit de QM change dynamiquement (212) une ou plusieurs valeurs d'un ou plusieurs paramètres de commande du ou des circuits demandeurs et du contrôleur de mémoire.
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Publication Language: English (EN)
Filing Language: English (EN)