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1. (WO2019032085) MULTIPLYING DELAY LOCK LOOP (MDLL) AND METHOD OF AVERAGING RING OSCILLATOR SIGNALS FOR JITTER COMPENSATION
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Pub. No.: WO/2019/032085 International Application No.: PCT/US2017/045707
Publication Date: 14.02.2019 International Filing Date: 07.08.2017
IPC:
H03L 7/081 (2006.01) ,H03K 3/03 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
L
AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7
Automatic control of frequency or phase; Synchronisation
06
using a reference signal applied to a frequency- or phase-locked loop
08
Details of the phase-locked loop
081
provided with an additional controlled phase shifter
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
3
Circuits for generating electric pulses; Monostable, bistable or multistable circuits
02
Generators characterised by the type of circuit or by the means used for producing pulses
027
by the use of logic circuits, with internal or external positive feedback
03
Astable circuits
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Inventors:
RAVI, Ashoke; US
DEGANI, Ofir; IL
Agent:
PERDOK, Monique, M.; US
MCCRACKIN, Ann M.; US
BLACK, David W.; US
ARORA, Suneel; US
BIANCHI, Timothy E.; US
SCHEER, Bradley W.; US
Priority Data:
Title (EN) MULTIPLYING DELAY LOCK LOOP (MDLL) AND METHOD OF AVERAGING RING OSCILLATOR SIGNALS FOR JITTER COMPENSATION
(FR) BOUCLE À VERROUILLAGE DE RETARD DE MULTIPLICATRICE (MDLL) ET PROCÉDÉ DE PONDÉRATION DE SIGNAUX D'OSCILLATEUR EN ANNEAU POUR LA COMPENSATION D'INSTABILITÉ
Abstract:
(EN) Aspects of present disclosure of multiplying delay lock loop (MDLL) circuitry and communication devices are generally described herein. The MDLL circuitry may comprise a multiplexer and a ring oscillator. The ring oscillator may comprise a cascade of delay elements. The multiplexer may receive a reference clock signal and may receive a ring oscillator output signal from a final delay element of the cascade of delay elements. The multiplexer may select, as a ring oscillator input signal, either the reference clock signal or the ring oscillator output signal. The ring oscillator may determine a jitter estimate based at least partly on a comparison between output signals of two particular delay elements of the cascade. The ring oscillator may compensate delay responses of the delay elements of the cascade based at least partly on the jitter estimate.
(FR) Selon certains aspects, la présente invention concerne généralement des circuits de boucle à verrouillage de retard multiplicatrice (MDLL) et des dispositifs de communication. Les circuits MDLL peuvent comprendre un multiplexeur et un oscillateur en anneau. L'oscillateur en anneau peut comprendre une cascade d'éléments de retard. Le multiplexeur peut recevoir un signal d'horloge de référence et peut recevoir un signal de sortie d'oscillateur en anneau d'un élément de retard final de la cascade d'éléments de retard. Le multiplexeur peut sélectionner, en tant que signal d'entrée d'oscillateur en anneau, soit le signal d'horloge de référence, soit le signal de sortie d'oscillateur en anneau. L'oscillateur en anneau peut déterminer une estimation d'instabilité sur la base, au moins en partie, d'une comparaison entre des signaux de sortie de deux éléments de retard particuliers de la cascade. L'oscillateur en anneau peut compenser des réponses de retard des éléments de retard de la cascade sur la base, au moins en partie, de l'estimation d'instabilité.
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Publication Language: English (EN)
Filing Language: English (EN)