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1. (WO2019031029) PHOTOELECTRIC CONVERSION ELEMENT PRODUCTION METHOD
Document

明 細 書

発明の名称 光電変換素子の製造方法

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006   0007   0008  

課題を解決するための手段

0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043  

図面の簡単な説明

0044  

発明を実施するための形態

0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35  

補正された請求の範囲(条約第19条)

1  *   2   3   4   5  *   6  *   7  *   8  *   9  *   10   11   12   13   14   15   16   17  *   18   19   20   21  *   22  *   23  *   24  *   25  *   26  *   27  *   28  *   29  *   30  *   31   32   33   34   35  

条約第19条(1)に基づく説明書

図面

1   2   3   4   5   6   7   8   9   10   11   12  

明 細 書

発明の名称 : 光電変換素子の製造方法

技術分野

[0001]
 本発明は、光電変換素子の製造方法に関する。

背景技術

[0002]
 下記特許文献1には、第1の製膜室において、半導体基板の表面側に第1の真性アモルファスシリコン層を形成するステップと、第2の製膜室において、第1の真性アモルファスシリコン層の表面側にp型アモルファスシリコン層を形成するステップと、移動室において、半導体基板の表面に垂直な方向に半導体基板を移動させることにより、この半導体基板の裏面側を露出させるステップと、第3の製膜室において、半導体基板の裏面側に第2の真性アモルファスシリコン層を形成するステップと、第4の製膜室において、第2の真性アモルファスシリコン層の裏面側にn型アモルファスシリコン層を形成するステップと、を含む太陽電池の製造方法が開示されている。第1の製膜室、第2の製膜室、移動室、第3の製膜室、及び第4の製膜室は直列に接続されており、所謂インライン式製膜装置を構成している。
[0003]
 また、下記特許文献2には、半導体基板が載置された基板トレー全面にp型アモルファスシリコン層を形成し、その後、p型アモルファスシリコン層が形成された基板トレーの上面に真性アモルファスシリコン層を形成する方法が開示されている。このような製造方法とすることにより、その後、上記基板トレーを用いて、基板トレーに載置された半導体基板上に真性アモルファスシリコン層を形成するに際して、基板トレーに付着したp型アモルファスシリコン層に添加された不純物が、真性アモルファスシリコン層に混入されることを抑制することができる。

先行技術文献

特許文献

[0004]
特許文献1 : 特開2013-118351号公報
特許文献2 : 特開2010-34162号公報

発明の概要

発明が解決しようとする課題

[0005]
 上記特許文献1に記載の製造方法では、製膜装置の小型化が難しいことが問題となっていた。即ち、上記従来の製造方法においては、半導体基板の第1の主面側に所定の薄膜を形成するための第1の製膜室と、半導体基板の第2の主面側に前記所定の薄膜と同一材料からなる薄膜を形成するための第3の製膜室とが、インライン式の製造プロセスを構成する上で別々に存在する必要があるため、製膜装置の小型化が難しくなってしまっていた。
[0006]
 また、上記特許文献2に記載の製造方法においては、上記基板トレーを用いて他導電型半導体層を形成する度に、基板トレー上に真性アモルファスシリコン層を形成する必要があるため、製造効率の向上が難しくなってしまっていた。
[0007]
 本発明は、上記問題点に鑑みてなされたものであり、その第1の目的は、小型化された製膜装置を用いて光電変換素子を製造する、インライン式の製造プロセスを実現することにある。
[0008]
 また、本発明における第2の目的は、製造効率の向上を実現させることにある。

課題を解決するための手段

[0009]
 (1)第1の発明に係る光電変換素子の製造方法において、前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、前記製造方法は、第1の配置ステップ、第2の配置ステップ、及び第1の製膜ステップと、を含み、前記第1の配置ステップでは、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、前記第2の配置ステップでは、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2の製膜位置に配置し、前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行う。
[0010]
 (2)上記(1)における光電変換素子の製造方法において、前記第1の薄膜と前記第2の薄膜とは、共通の組成を有する製造方法としてもよい。
[0011]
 (3)上記(1)~(2)における光電変換素子の製造方法において、前記第1の薄膜と前記第2の薄膜とは、共通の原料ガスを用いて形成される製造方法としてもよい。
[0012]
 (4)上記(1)~(3)における光電変換素子の製造方法において、前記第1の製膜ステップにおいて、前記第1の製膜位置における前記第1の薄膜の製膜条件と、前記第2の製膜位置における前記第2の薄膜の製膜条件と、を異ならせる製造方法としてもよい。
[0013]
 (5)上記(1)~(4)における光電変換素子の製造方法は、反転ステップと、搬送ステップと、を更に含み、前記反転ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板の前記第1の主面側と前記第2の主面側とを反転させ、前記搬送ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板を、前記第2の半導体基板として前記第1の製膜室内に搬送する製造方法としてもよい。
[0014]
 (6)上記(1)~(5)における光電変換素子の製造方法は、前記第1の製膜ステップにおいて形成する前記第1の薄膜、及び前記第2の薄膜は、真性半導体層である製造方法としてもよい。
[0015]
 (7)上記(1)~(6)における光電変換素子の製造方法において、前記第1の製膜室が、第1のカソード電極と、第2のカソード電極と、前記第1のカソード電極と前記第2のカソード電極との間に配置された第1のアノード電極と、を備え、前記第1の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第1のカソード電極側に向くように、前記第1の半導体基板を前記第1の製膜位置に配置し、前記第2の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第2のカソード電極側に向くように、前記第2の半導体基板を前記第2の製膜位置に配置し、前記第1の製膜ステップにおいて、前記第1の製膜位置と前記第2の製膜位置においてプラズマ放電を生起する製造方法としてもよい。
[0016]
 (8)上記(1)~(7)における光電変換素子の製造方法において、前記第1の配置ステップと前記第2の配置ステップとが略同時に行われる製造方法としてもよい。
[0017]
 (9)上記(1)~(8)における光電変換素子の製造方法は、第3の配置ステップと、第4の配置ステップと、第2の製膜ステップと、を更に含み、前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、前記第4の配置ステップでは、前記第2製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、前記第2の製膜ステップでは、前記第2の製膜室において、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する製造方法としてもよい。
[0018]
 (10)上記(9)における光電変換素子の製造方法において、前記第2の製膜室が、第3のカソード電極と、第4のカソード電極と、前記第3のカソード電極と前記第4のカソード電極との間に配置された第2のアノード電極と、を備え、前記第3の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第3のカソード電極側に向くように、前記第1の半導体基板を前記第3の製膜位置に配置し、前記第4の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第4のカソード電極側に向くように、前記第2の半導体基板を前記第4の製膜位置に配置し、前記第2の製膜ステップにおいて、前記第3の製膜位置においてプラズマ放電を生起する製造方法としてもよい。
[0019]
 (11)上記(10)における光電変換素子の製造方法は、前記第2の製膜ステップにおいて、前記第4の製膜位置においては、前記第1導電型半導体層の形成に用いる原料ガスを供給しない製造方法としてもよい。
[0020]
 (12)上記(9)~(11)における光電変換素子の製造方法において、前記第3の配置ステップと前記第4の配置ステップとが略同時に行われる製造方法としてもよい。
[0021]
 (13)上記(9)~(12)における光電変換素子の製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、前記第3の製膜ステップでは、前記第3の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する製造方法としてもよい。
[0022]
 (14)上記(13)における光電変換素子の製造方法において、前記第3の製膜室が、第5のカソード電極と、第6のカソード電極と、前記第5のカソード電極と前記第6のカソード電極との間に配置された第3のアノード電極と、を備え、前記第5の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第5のカソード電極側に向くように、前記第1の半導体基板を前記第5の製膜位置に配置し、前記第6の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第6のカソード電極側に向くように、前記第2の半導体基板を前記第6の製膜位置に配置し、前記第3の製膜ステップにおいて、前記第6の製膜位置においてプラズマ放電を生起する製造方法としてもよい。
[0023]
 (15)上記(14)における光電変換素子の製造方法は、前記第3の製膜ステップにおいて、前記第5の製膜位置においては、前記第2導電型半導体層の形成に用いる原料ガスを供給しない製造方法としてもよい。
[0024]
 (16)上記(13)~(15)における光電変換素子の製造方法において、前記第5の配置ステップと前記第6の配置ステップとが略同時に行われる、製造方法としてもよい。
[0025]
 (17)上記(1)~(8)における光電変換素子の製造方法は、第3の配置ステップと、第4の配置ステップと、第2の製膜ステップと、を更に含み、前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、前記第4の配置ステップでは、前記第2の製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、前記第2の製膜ステップでは、前記第2の製膜室において、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する製造方法としてもよい。
[0026]
 (18)上記(17)における光電変換素子の製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、前記第3の製膜ステップでは、前記第3の製膜室において、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する製造方法としてもよい。
[0027]
 (19)上記(13)~(16)、(18)における光電変換素子の製造方法は、第4の製膜ステップを更に含み、前記第4の製膜ステップでは、前記第3の製膜室に直列に接続された第4の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側に、第1の透明導電層を形成し、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側に、第2の透明導電層を形成する製造方法としてもよい。
[0028]
 (20)上記(19)における光電変換素子の製造方法は、第5の製膜ステップを更に含み、前記第5の製膜ステップでは、前記第4の製膜室に直列に接続された第5の製膜室において、前記第1の半導体基板における前記第1の透明導電層の前記第1の主面側に、第1の絶縁膜を形成し、前記第2の半導体基板における前記第2の透明導電層の前記第2の主面側に、第2の絶縁膜を形成する製造方法としてもよい。
[0029]
 (21)上記(1)~(20)における光電変換素子の製造方法において、前記第2の半導体基板は、前記第1の製膜ステップにおいて前記第1の薄膜を形成された前記第1の半導体基板である、製造方法としてもよい。
[0030]
 (22)第2の発明に係る光電変換素子の製造方法において、前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、第1の真性半導体層、半導体基板、第2の真性半導体層、及び第2導電型半導体層をこの順で含み、前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第1の真性半導体層形成ステップ、第1導電型半導体層形成ステップ、第2の真性半導体層形成ステップ、及び第2導電型半導体層形成ステップを含み、前記インライン式製膜装置は、第1の製膜室、第2の製膜室、及び第3の製膜室をこの順に備え、前記第1の真性半導体層形成ステップでは、前記第1の製膜室において、前記半導体基板の前記第1の主面側に第1の真性半導体層を形成し、前記第1導電型半導体層形成ステップでは、前記第2の製膜室において、前記第1の真性半導体層の前記第1の主面側に第1導電型半導体層を形成し、前記第2の真性半導体層形成ステップでは、前記第1の製膜室において、前記半導体基板の前記第2の主面側に第2の真性半導体層を形成し、前記第2導電型半導体層形成ステップでは、前記第3の製膜室において、前記第2の真性半導体層の前記第2の主面側に第2導電型半導体層を形成する。
[0031]
 (23)上記(22)における光電変換素子の製造方法において、前記第1導電型半導体層形成ステップの後に、前記半導体基板が前記第3の製膜室を通過する第3の製膜室通過ステップと、前記第2の真性半導体層形成ステップの後に、前記半導体基板が前記第2の製膜室を通過する第2の製膜室通過ステップと、を更に含む製造方法としてもよい。
[0032]
 (24)上記(23)における光電変換素子の製造方法において、前記第2の真性半導体層形成ステップが、前記第3の製膜室通過ステップの後工程であり、前記第3の製膜室通過ステップの後であって、前記第2の真性半導体層形成ステップの前に、前記半導体基板を前記第1の製膜室に搬送する搬送ステップと、前記半導体基板の前記第2の主面側を露出させる露出ステップと、を更に含む製造方法としてもよい。
[0033]
 (25)上記(23)における光電変換素子の製造方法において、前記第1の真性半導体層形成ステップが、前記第2導電型半導体層形成ステップの後工程であり、前記第2導電型半導体層形成ステップの後であって、前記第1の真性半導体層形成ステップの前に、前記半導体基板を前記第1の製膜室に搬送する搬送ステップと、前記半導体基板の前記第1の主面側を露出させる露出ステップと、を更に含む製造方法としてもよい。
[0034]
 (26)上記(23)における光電変換素子の製造方法において、前記第2の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、前記第2の製膜室通過ステップにおいて、前記半導体基板の前記第2の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする製造方法としてもよい。
[0035]
 (27)上記(23)における光電変換素子の製造方法において、前記第3の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、前記第3の製膜室通過ステップにおいて、前記半導体基板の前記第1の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする製造方法としてもよい。
[0036]
 (28)上記(22)~(27)における光電変換素子の製造方法において、前記第1の製膜室が、第1の高周波電源に接続された第1のカソード電極と、第2の高周波電源に接続された第2のカソード電極と、前記第1のカソード電極と前記第2のカソード電極との間に配置された第1のアノード電極と、を備え、前記第1の真性半導体層形成ステップにおいて、前記半導体基板の前記第1の主面側が前記第1のカソード電極側に向くように、前記半導体基板を前記第1のカソード電極と前記第1のアノード電極との間に配置し、前記第1の高周波電源をオン状態とし、前記第2の真性半導体層形成ステップにおいて、前記半導体基板の前記第2の主面側が前記第2のカソード電極側に向くように、前記半導体基板を前記第2のカソード電極と前記第1のアノード電極との間に配置し、前記第2の高周波電源をオン状態とする製造方法としてもよい。
[0037]
 (29)上記(23)における光電変換素子の製造方法において、前記第2の製膜室が、第3の高周波電源に接続された第3のカソード電極と、第4の高周波電源に接続された第4のカソード電極と、前記第3のカソード電極と前記第4のカソード電極との間に配置された第2のアノード電極と、を備え、前記第1導電型半導体層形成ステップにおいて、前記半導体基板の前記第1の主面側が前記第3のカソード電極側に向くように、前記半導体基板を前記第3のカソード電極と前記第2のアノード電極との間に配置し、前記第3の高周波電源をオン状態とし、前記第2の製膜室通過ステップにおいて、前記半導体基板の前記第2の主面側が前記第4のカソード電極側に向くように、前記半導体基板を前記第4のカソード電極と前記第2のアノード電極との間に配置し、前記第4の高周波電源をオフ状態とする製造方法としてもよい。
[0038]
 (30)上記(23)における光電変換素子の製造方法において、前記第3の製膜室が、第5の高周波電源に接続された第5のカソード電極と、第6の高周波電源に接続された第6のカソード電極と、前記第5のカソード電極と前記第6のカソード電極との間に配置された第3のアノード電極と、を備え、前記第3の製膜室通過ステップにおいて、前記半導体基板の前記第1の主面側が前記第5のカソード電極側に向くように、前記半導体基板を前記第5のカソード電極と前記第3のアノード電極との間に配置し、前記第5の高周波電源をオフ状態とし、前記第2導電型半導体層形成ステップにおいて、前記半導体基板の前記第2の主面側が前記第6のカソード電極側に向くように、前記半導体基板を前記第6のカソード電極と前記第3のアノード電極との間に配置し、前記第6の高周波電源をオン状態とする製造方法としてもよい。
[0039]
 (31)第3の発明に係る光電変換素子の製造方法において、前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、半導体基板、及び第2導電型半導体層をこの順で含み、前記製造方法は、インライン式製膜装置を用いた製造方法であって、第1導電型半導体形成ステップと、第2導電型製膜室通過ステップと、第1導電型製膜室通過ステップと、第2導電型半導体層形成ステップと、を含み、前記インライン式製膜装置は、第1搬送閉路、第2搬送閉路、第1導電型製膜室、及び第2導電型製膜室を備え、前記第1搬送閉路は、前記光電変換素子の第1主面側を製膜する閉路であり、前記第2搬送閉路は、前記光電変換素子の第2主面側を製膜する閉路であり、前記第1導電型製膜室は、前記第1搬送閉路の一部と前記第2搬送閉路の一部とが配置され、前記第2導電型製膜室は、前記第1搬送閉路の他の一部と前記第2搬送閉路の他の一部とが配置され、前記第1導電型製膜室と直列に接続され、前記第1導電型半導体層形成ステップでは、前記第1導電型製膜室において、前記第1搬送閉路に配置された前記半導体基板の前記第1の主面側に第1導電型半導体層を形成し、前記第2導電型製膜室通過ステップでは、前記第1搬送閉路に配置された前記半導体基板が、前記第1主面側が製膜されない状態において前記第2導電型製膜室を通過し、前記第1導電型製膜室通過ステップでは、前記第2搬送閉路に配置された前記半導体基板が、前記第2主面側が製膜されない状態において前記第1導電型製膜室を通過し、前記第2導電型半導体層形成ステップでは、前記第2導電型製膜室において、前記第2搬送閉路に配置された前記半導体基板の前記第2の主面側に第2導電型半導体層を形成する。
[0040]
 (32)上記(31)における光電変換素子の製造方法において、前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行った後に、前記第1搬送閉路に配置された前記半導体基板が、前記第2の主面側が露出されるように、前記第2搬送閉路に移されるステップを更に含み、前記第2搬送閉路に移されるステップを行った後に、前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行う製造方法としてもよい。
[0041]
 (33)上記(31)における光電変換素子の製造方法において、前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行った後に、前記第2搬送閉路に配置された前記半導体基板が、前記第1の主面側が露出されるように、前記第1搬送閉路に移されるステップを更に含み、前記第1搬送閉路に移されるステップを行った後に、前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行う製造方法としてもよい。
[0042]
 (34)上記(31)~(33)における光電変換素子の製造方法において、前記第1導電型半導体層形成ステップと、前記第1導電型製膜室通過ステップと、が同一期間内に行われる製造方法としてもよい。
[0043]
 (35)上記(31)~(34)における光電変換素子の製造方法において、前記第2導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、が同一期間内に行われる製造方法としてもよい。

図面の簡単な説明

[0044]
[図1] 図1は本実施形態に係る光電変換素子の表面側(受光面側)を示す模式的な平面図である。
[図2] 図2は図1におけるII-II線の断面を示す模式的な断面図である。
[図3] 図3は本実施形態に係る光電変換素子の製造方法に用いる基板ホルダを示す模式的な斜視図である。
[図4] 図4は本実施形態に係る光電変換素子の製造方法に用いる製膜装置を示す模式的な上面図である。
[図5] 図5は本実施形態に係る光電変換素子の製造過程を示す模式的な断面図である。
[図6] 図6は本実施形態に係る光電変換素子の製造過程を示す模式的な断面図である。
[図7] 図7は本実施形態に係る光電変換素子の製造過程を示す模式的な断面図である。
[図8] 図8は本実施形態に係る光電変換素子の製造過程を示す模式的な断面図である。
[図9] 図9は本実施形態に係る光電変換素子の製造方法に用いる製膜装置を示す模式的な上面図である。
[図10] 図10は本実施形態に係る光電変換素子の製造方法に用いる製膜装置の第2の実施例を示す模式的な上面図である。
[図11] 図11は本実施形態に係る光電変換素子の製造方法に用いる製膜装置の第3の実施例を示す模式的な上面図である。
[図12] 図12は本実施形態に係る光電変換素子の製造方法に用いる製膜装置の第4の実施例を示す模式的な上面図である。

発明を実施するための形態

[0045]
[第1の実施形態]
 本開示の実施形態について、図面を用いて以下に説明する。
[0046]
[光電変換素子100]
 図1は、本実施形態に係る光電変換素子100の表面側(受光面側)を示す模式的な平面図である。
[0047]
 図1に示すように、本実施形態の光電変換素子100は、光電変換部8と、光電変換部8の表面側に設けられた集電電極2とを有している。集電電極2は、光電変換部8に含まれる半導体基板の一辺に対して略平行な2本の幅広なバスバー電極2Aと、バスバー電極2Aに略直行する多数の幅の狭いフィンガー電極2Bとを含む。
[0048]
 なお、本実施形態においては、光電変換部8の裏面側にも集電電極2を設けており、表面側の集電電極2は、第1の極性を有し、裏面側の集電電極2は、第1の極性と逆の極性を有している。本実施形態においては、表面側の集電電極2が正極であり、裏面側の集電電極2が負極である。
[0049]
 図2は、図1におけるII-II線の断面を示す模式的な断面図である。
[0050]
 本実施形態における光電変換素子100は、図2に示すように、例えば単結晶シリコン、多結晶シリコンなどからなる半導体基板1を含む。半導体基板1の表面側には、第1の真性半導体層5Aが形成され、半導体基板1の裏面側には、第2の真性半導体層5Bが形成されている。第1の真性半導体層5Aの表面側には、P型半導体層3が形成され、第2の真性半導体層5Bの裏面側には、N型半導体層4が形成されている。P型半導体層3の表面側には、第1の透明導電層6Aが形成され、N型半導体層4の裏面側には、第2の透明導電層6Bが形成されている。
[0051]
[光電変換素子の製造方法]
 以下、図面を用いて、本実施形態に係る光電変換素子100の製造方法について説明する。
[0052]
[第1の実施例]
 図3は、本実施形態に係る光電変換素子100の製造方法に用いる基板ホルダ200を示す模式的な斜視図である。
[0053]
 図3に示すように、基板ホルダ200は、第1ホルダ31と、第2ホルダ32と、第1ホルダ31と第2ホルダ32とを保持する保持部33と、を備えている。第1ホルダ31と第2ホルダ32は、それぞれ基板載置面を有しており、第1ホルダ31の基板載置面と反対側の面と、第2ホルダ32の基板載置面と反対側の面とが対向するよう配置されている。
[0054]
 図4は、本実施形態に係る光電変換素子100の製造方法に用いる製膜装置300を示す模式的な上面図である。
[0055]
 図4に示すように、本実施形態において用いる製膜装置300は、真性半導体層を製膜する第1の製膜室61、第1導電型半導体層を製膜する第2の製膜室62、第2導電型半導体層を製膜する第3の製膜室63を有している。各製膜室は直列に接続され、製膜装置300は、インライン式プラズマCVD(chemical vapor deposition)装置を構成しており、第1の製膜室61に搬入された基板ホルダ200は、第3の製膜室63の方向に、順送りに搬送される。
[0056]
 更に、本実施形態における製膜装置300は、基板ホルダ200を、第3の製膜室63から第1の製膜室61へ帰還させるための搬送手段64を有しており、第3の製膜室63における製膜プロセスを経た半導体基板1は、再度、第1の製膜室61における製膜プロセスを経ることとなる。
[0057]
 ここで、第3の発明に係る製膜装置300においては、第1ホルダ31が搬送される経路を「第1搬送閉路」とし、第2ホルダ32が搬送される経路を「第2搬送閉路」と定義する。本実施形態においては、第1搬送閉路において、光電変換素子100の表面側(受光面側)を製膜し、第2搬送閉路において、光電変換素子100の裏面側を製膜する例を説明する。なお、第1搬送閉路において、光電変換素子100の裏面側を製膜し、第2搬送閉路において、光電変換素子100の表面側を製膜する製造方法としてもよい。
[0058]
 第1の製膜室61は、高周波電源に接続された第1のカソード電極71、第2のカソード電極72と、接地状態の第1のアノード電極51とを備えており、第1の製膜室61における両端に第1のカソード電極71と第2のカソード電極72が配置され、第1のカソード電極71と第2のカソード電極72の間に第1のアノード電極51が配置されている。第1ホルダ31と、第2ホルダ32とが保持された基板ホルダ200は第1の製膜室61に搬送され、第1のアノード電極51と電気的に接続される。そして、第1ホルダ31および、第2ホルダ32は、第1のアノード電極51と一体として、アノードとして機能する。第1のカソード電極71と第1のアノード電極51との間を第1の製膜位置81、第2のカソード電極72と第1のアノード電極51との間を第2の製膜位置82とする。第1のカソード電極71に接続された第1の高周波電源91がオン状態となると、第1のカソード電極71と第1のアノード電極51との間でプラズマ放電が生起される。また、第2のカソード電極72に接続された第2の高周波電源92がオン状態となると、第2のカソード電極72と第1のアノード電極51との間でプラズマ放電が生起される。
[0059]
 なお、第3の発明においては、上述した第1搬送閉路の一部が、第1の製膜室61における第1の製膜位置81に配置され、第2搬送閉路の一部が、第1の製膜室61における第2の製膜位置82に配置される。第1搬送閉路において、第1ホルダ31は第1の製膜位置81内に搬送され、第2搬送閉路において、第2ホルダ32は第2の製膜位置82内に搬送される。
[0060]
 本実施形態において、第1のカソード電極71と第2のカソード電極72はシャワーヘッド電極となっており、原料ガス等が供給されるガス導入口を有している。
[0061]
 また、本実施形態においては、第1のアノード電極51はヒーターを内蔵しており、製膜時において、第1のアノード電極51近傍に配置された第1ホルダ31、及び第2ホルダ32の温度を上昇させることができる。
[0062]
 従って、本実施形態における第1の製膜室61は、第1のカソード電極71、第2のカソード電極72から、原料ガスとなるシリコン含有ガス等を供給するとともに、第1のアノード電極51に内蔵されたヒーターを用いて、基板ホルダ200に載置された半導体基板1を加熱し、第1の高周波電源91、第2の高周波電源92をオン状態とすることにより、第1のカソード電極71と第1のアノード電極51との間、及び第2のカソード電極72と第1のアノード電極51との間においてプラズマ放電を生起して、原料ガスを電離させる。電離された原料ガス成分を半導体基板1の表面又は裏面に堆積させることにより、真性半導体層を製膜する。
[0063]
 第2の製膜室62は、第3のカソード電極73、第4のカソード電極74と、接地された第2のアノード電極52とを備えており、第3のカソード電極73と第2のアノード電極52との間を第3の製膜位置83、第4のカソード電極74と第2のアノード電極52との間を第4の製膜位置84とする。第3のカソード電極73は第3の高周波電源93に接続され、第4のカソード電極74は第4の高周波電源94に接続されている。なお、第3のカソード電極73、第4のカソード電極74、第2のアノード電極52、第3の高周波電源93、第4の高周波電源94の構成は、基本的に第1の製膜室61の第1のカソード電極71、第2のカソード電極72、第1のアノード電極51、第1の高周波電源91、第2の高周波電源92の構成と同じであるため、その説明を省略する。
[0064]
 なお、第3の発明においては、上述した第1搬送閉路の一部が、第2の製膜室62における第3の製膜位置83に配置され、第2搬送閉路の一部が、第2の製膜室62における第4の製膜位置84に配置される。第1搬送閉路において、第1ホルダ31は第3の製膜位置83内に搬送され、第2搬送閉路において、第2ホルダ32は第4の製膜位置84内に搬送される。
[0065]
 第3の製膜室63は、第5のカソード電極75、第6のカソード電極76と、接地された第3のアノード電極53とを備えており、第5のカソード電極75と第3のアノード電極53との間を第5の製膜位置85、第6のカソード電極76と第3のアノード電極53との間を第6の製膜位置86とする。第5のカソード電極75は第5の高周波電源95に接続され、第6のカソード電極76は第6の高周波電源96に接続されている。なお、第5のカソード電極75、第6のカソード電極76、第3のアノード電極53、第5の高周波電源95、第6の高周波電源96の構成は、基本的に第1の製膜室61の第1のカソード電極71、第2のカソード電極72、第1のアノード電極51、第1の高周波電源91、第2の高周波電源92の構成と同じであるため、その説明を省略する。
[0066]
 なお、第3の発明においては、上述した第2搬送閉路の一部が、第3の製膜室63における第5の製膜位置85に配置され、第2搬送閉路の一部が、第3の製膜室63における第6の製膜位置86に配置される。第1搬送閉路において、第1ホルダ31は第5の製膜位置85内に搬送され、第2搬送閉路において、第2ホルダ32は第6の製膜位置86内に搬送される。
[0067]
 なお、本実施形態においては製膜装置300が3つの製膜室を有する構成を例に挙げたが、各製膜室の間に他の製膜室が介在する構成としてもよい。即ち、上述した、「各製膜室は直列に接続された」とは、各製膜室が他の製膜室を介して、間接的に直列に接続された構成も含むものとする。
[0068]
 なお、本実施形態においては、第1導電型半導体をP型半導体、第2導電型半導体をN型半導体とし、第2の製膜室62でP型半導体層を製膜し、第3の製膜室63でN型半導体層を製膜する方法を例に挙げて説明するが、第1導電型半導体をN型半導体、第2導電型半導体をP型半導体とする方法としてもよい。
[0069]
[第1の半導体基板を第1の製膜室の第1の製膜位置に配置するステップ]
 まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板1を準備する。半導体基板1としては、例えば単結晶シリコン基板や多結晶シリコン基板などを用いることができる。半導体基板1として、単結晶シリコン基板を用いた場合、導電性を持たせるために、シリコンに対して電荷を供給する不純物を含有している。具体例としては、単結晶シリコン基板は、シリコン原子に電子を導入するための原子(例えばリン)を含有させたn型と、シリコン原子に正孔を導入する原子(例えばボロン)を含有させたp型がある。正孔と電子とを比較した場合、有効質量および散乱断面積の小さい電子の方が、一般的に移動度が大きい。以上の観点から、半導体基板1として、n型単結晶シリコン基板を用いることが望ましい。半導体基板1は表面に微細凹凸(テクスチャ)が設けられた基板を用いることが望ましい。微細凹凸により光の取り込み効率を向上させることができるからである。
[0070]
 この半導体基板1を、図3に示した第1ホルダ31の基板載置面に載置する。このとき、半導体基板1の表面側が露出されるよう、半導体基板1の裏面を第1ホルダ31側に向けて第1ホルダ31の基板載置面に載置する。なお、第3の発明においては、半導体基板1は、その表面側が露出された状態で、第1搬送閉路に配置される。
[0071]
 ここで、本実施形態においては、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない半導体基板1を「第1の半導体基板」とする。
[0072]
 第1ホルダ31に第1の半導体基板が載置された基板ホルダ200は、第1の製膜室61に搬入される。このとき、第1ホルダ31と第2ホルダ32とは、第1のアノード電極51と電気的に接続され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
[0073]
[第1の真性半導体層製膜ステップ]
 第1の半導体基板が第1の製膜位置81に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を、真空状態にした後に、シャワーヘッド電極である第1のカソード電極71から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、SiH ガス、及びH ガスを第1の製膜位置81に供給する。
[0074]
 本実施形態においては、第1のアノード電極51に内蔵されたヒーターを用いて、第1ホルダ31に載置された半導体基板1を加熱し、第1の高周波電源91をオン状態とすることにより、第1のカソード電極71と、第1のアノード電極51との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるSiH ガス、及びH ガスを電離させ、図5に示すように、第1の半導体基板である半導体基板1の表面に、第1の真性半導体層5Aとして真性非晶質シリコン層を製膜する。
[0075]
[第1導電型半導体層製膜ステップ]
 半導体基板1の表面に第1の真性半導体層5Aが製膜されると、第1の製膜室61の扉を開け、基板ホルダ200を第2の製膜室62内に移動させる。第2の製膜室62では、第1ホルダ31と第2ホルダ32とが、第2のアノード電極52と電気的に接続され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。その後、第2の製膜室62の扉を閉め、第2の製膜室62内を、真空状態にした後に、シャワーヘッド電極である第3のカソード電極73から第2の製膜室62内の第3の製膜位置83に、原料ガスとしてのSiH ガス、及びH ガスと、ドーパント添加ガスとしての水素希釈されたB ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH やH で希釈された混合ガスを用いてもよい。
[0076]
 本実施形態においては、第2のアノード電極52に内蔵されたヒーターを用いて、第1ホルダ31に載置された半導体基板1を加熱し、第3の高周波電源93をオン状態とすることにより、第3のカソード電極73と、第2のアノード電極52との間においてプラズマ放電を生起する。このプラズマ放電の生起により、図6に示すように、第1の真性半導体層5Aの表面側に、第1導電型半導体層としてのP型半導体層3を製膜する。
[0077]
 P型半導体層3としては、P型非晶質シリコン層やP型微結晶シリコン層が好適に用いられる。なお、P型半導体層3の製膜時に、CH 、CO 、NH 、GeH 等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、CO やCH といったガスをCVD製膜の際に導入することにより形成することができる。
[0078]
[第3の製膜室通過ステップ]
 第1の真性半導体層5Aの表面側にP型半導体層3が製膜されると、第2の製膜室62の扉を開け、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63内において、第1ホルダ31と第2ホルダ32とが、第3のアノード電極53と電気的に接続され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。
[0079]
 本実施形態において、第3の製膜室63はN型半導体層4を製膜する製膜室であり、P型半導体層3の表面側においてはN型半導体層4を形成しないため、第5の製膜位置85に配置された第1ホルダ31に載置された半導体基板1に対しては、なんら製膜を行うことなく第3の製膜室63を通過させる。即ち、この第3の製膜室通過ステップにおいて、第5のカソード電極75に接続された第5の高周波電源95をオフ状態とし、第1ホルダ31に載置された半導体基板1に対して製膜がされない状態とする。その際、シャワーヘッド電極である第5のカソード電極75から、なんらのガスも供給されない状態としてもよい。
[0080]
[搬送・反転ステップ]
 基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
[0081]
 ここで、第3の製膜室63を通過した半導体基板1の表面側には、図6に示したように第1の真性半導体層5Aと、P型半導体層3が製膜された状態となっている。
[0082]
 このように、表面側に所望の薄膜が形成された状態の半導体基板1を「第2の半導体基板」とする。
[0083]
 次に、図3に示した第1ホルダ31に、表面側が露出されるように載置されていた第2の半導体基板である半導体基板1を、その裏面側が露出されるように反転させて第2ホルダ32の基板載置面に載置する反転ステップを行う。
[0084]
 なお、第3の発明においては、この搬送・反転ステップを行うことにより、第1搬送閉路に配置された半導体基板1が、その裏面側が露出されるように、第2搬送閉路に移されることとなる。
[0085]
 更に、本実施形態においては、第2の半導体基板が第2ホルダ32に移されて空き状態になった第1ホルダ31の基板載置面に、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない新たな第1の半導体基板を、その表面側が露出されるように載置する。
[0086]
 即ち、第3の発明において、第1の半導体基板は、その表面側が露出された状態で、第1搬送閉路に配置され、第2の半導体基板は、その裏面側が露出された状態で、第2搬送閉路に配置された状態となる。
[0087]
 なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。即ち、第3の製膜室63の出口で反転ステップを行った後に、搬送ステップを行ってもよい。あるいは、搬送ステップの途中で反転ステップを行う方法としても構わない。
[0088]
[第2の半導体基板を第1の製膜室の第2の製膜位置に配置するステップ]
 第2ホルダ32の基板載置面に第2の半導体基板が載置され、第1ホルダ31の基板載置面に第1の半導体基板が載置されると、基板ホルダ200を再度、第1の製膜室61に搬入する。第1の製膜室61内において、第1ホルダ31と第2ホルダ32とが、第1のアノード電極51と電気的に接続され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
[0089]
 即ち、第2の半導体基板を第1の製膜室61の第2の製膜位置82に配置するステップと、上述した第1の半導体基板を第1の製膜室61の第1の製膜位置81に配置するステップとが、略同時に行われる。
[0090]
[第2の真性半導体層製膜ステップ]
 第1の半導体基板が第1の製膜位置81に配置され、第2の半導体基板が第2の製膜位置82に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を、真空状態にする。その後に、シャワーヘッド電極である第1のカソード電極71、及び第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給する。本実施形態においては、SiH ガス、及びH ガスを、第1の製膜位置81、及び第2の製膜位置82に供給する。
[0091]
 即ち、第1の製膜位置81と第2の製膜位置82とは、共通の原料ガスが供給される。なお、本開示においては、供給される原料ガスの比率のみが異なっている場合も、「共通の原料ガスが供給される」と表現する。
[0092]
 本実施形態においては、第1のアノード電極51に内蔵されたヒーターを用いて、第1ホルダ31に載置された第1の半導体基板、及び第2ホルダ32に配置された第2の半導体基板を加熱する。そして、第1のカソード電極71に接続された第1の高周波電源91をオン状態とすることにより、第1のカソード電極71と、第1のアノード電極51との間においてプラズマ放電を生起する。また、第2のカソード電極72に接続された第2の高周波電源92をオン状態とすることにより、第2のカソード電極72と、第1のアノード電極51との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるSiH ガス、及びH ガスを電離させ、図5に示すように、第1ホルダ31に載置された第1の半導体基板である半導体基板1の表面に、第1の真性半導体層5Aとしての真性非晶質シリコン層を製膜し、図7に示すように、第2ホルダ32に載置された第2の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bとしての真性非晶質シリコン層を製膜する。
[0093]
 上述したとおり、第1の製膜位置81と第2の製膜位置82には、共通の原料ガスが供給されており、第1の真性半導体層5Aと第2の真性半導体層5Bとは、共通の組成を有している。
[0094]
 なお、本実施形態における第1の製膜室61においては、第1の高周波電源91と第2の高周波電源92とを、共通の高周波電源により構成してもよい。
[0095]
 この第2の真性半導体層製膜ステップと、上述した第1の真性半導体層製膜ステップとは、同一期間内に行われる。なお、この「同一期間」とは、第1の半導体基板、及び第2の半導体基板を収容する製膜室の扉を閉めてから開けるまでの期間が同一であることを意味し、第1の半導体基板に対する製膜と、第2の半導体基板に対する製膜とが、厳密に同時に行われていない場合も含む。
[0096]
 このような方法により、半導体基板1の表面側に第1の薄膜(本実施形態においては真性半導体層)を形成するための製膜室と、半導体基板1の裏面側に前記第1の薄膜と共通の原料ガスを用いて形成される第2の薄膜を形成するための製膜室とを、別々に設ける必要が無いため、インライン式の製造装置の小型化を実現することができる。
[0097]
 なお、第3の発明においては、このような製造方法により、第1ホルダ31が搬送される第1搬送閉路と、第2ホルダ32が搬送される第2搬送閉路とを分離することができる。その結果として、第1搬送閉路においては、第1導電型半導体層(本実施形態においてはP型半導体層3)が形成され、第2導電型半導体層(本実施形態においてはN型半導体層4)が形成されることが無い。同様に、第2搬送閉路においては、第2導電型半導体層が形成され、第1導電型半導体層が形成されることが無い。即ち、第1導電型半導体層に添加された不純物が付着した第1ホルダ31を、第2導電型半導体層の製膜に用いる必要が無く、且つ第2導電型半導体層に添加された不純物が付着した第2ホルダ32を、第1導電型半導体層の製膜に用いる必要が無い。そのため、第2導電型半導体層に、第1導電型半導体層に添加された不純物が混入されるのを抑制するために、第1導電型半導体層の製膜後に第1ホルダ31の表面に真性半導体層を形成する必要が無い。同様に、第1導電型半導体層に、第2導電型半導体層に添加された不純物が混入されるのを抑制するために、第2導電型半導体層の製膜後に第2ホルダ32の裏面に真性半導体層を形成する必要も無い。その結果として、製造効率の向上を実現することができる。
[0098]
 また、第2の真性半導体層製膜ステップと、上述した第1の真性半導体層製膜ステップとを、同一期間において実施することができるため、生産性の高いインライン式製造プロセスを実現することができる。
[0099]
 更に、半導体基板1の表面側に形成する第1の真性半導体層5Aの製膜条件と、裏面側に形成する第2の真性半導体層5Bの製膜条件とを異ならせるような場合においても、本開示のプロセスであれば、第1の製膜室61における第1の製膜位置81の製膜条件と、第2の製膜位置82の製膜条件を、一定に保ったまま製膜することができるため、生産性、及び製膜品質の高いインライン式製造プロセスを実現することができる。即ち、本開示のプロセスであれば、半導体基板1の表面側が露出された第1ホルダ31は常に第1の製膜位置81に搬入されるため、第1のカソード電極71に接続された第1の高周波電源91の電力条件、第1の製膜位置81に供給するガスの比率や流量条件、及び第1の製膜位置81の温度条件や、製膜圧力の条件等を、第1の真性半導体層5Aを製膜するための条件に固定しておくことが可能である。また、半導体基板1の裏面側が露出された第2ホルダ32は常に第2の製膜位置82に搬入されるため、第2のカソード電極72に接続された第2の高周波電源92の電力条件、第2の製膜位置82に供給するガスの比率や流量条件、及び第2の製膜位置82の温度条件や、製膜圧力の条件等を、第2の真性半導体層5Bを製膜するための条件に固定しておくことが可能である。
[0100]
[第2の製膜室通過ステップ]
 第1の半導体基板の表面に第1の真性半導体層5Aが製膜され、第2の半導体基板の裏面に第2の真性半導体層5Bが製膜されると、第1の製膜室61の扉を開け、基板ホルダ200を第2の製膜室62内に移動させる。第2の製膜室62内において、第1ホルダ31と第2ホルダ32との間に第2のアノード電極52が配置され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。本実施形態においては、この第1ホルダ31が第3の製膜位置83に配置されるステップと、第2ホルダ32が第4の製膜位置84に配置されるステップとが、略同時に行われる。
[0101]
 本実施形態において、第2の製膜室62はP型半導体層3を製膜する製膜室であり、第2の真性半導体層5Bの裏面側においてはP型半導体層3を形成しないため、第4の製膜位置84に配置された第2ホルダ32に載置された第2の半導体基板に対しては、なんら製膜を行うことなく第2の製膜室62を通過させる。即ち、この第2の製膜室通過ステップにおいて、第4のカソード電極74に接続された第4の高周波電源94をオフ状態とし、第2ホルダ32に載置された第2の半導体基板に対して製膜がされない状態とする。その際、シャワーヘッド電極である第4のカソード電極74から、なんらのガスも供給されない状態としてもよい。第4のカソード電極74と第3のカソード電極73とが、共通のガスボンベに接続されている場合には、電磁弁を用いて第4のカソード電極74側へのガス供給のみを止めるようにしてもよい。
[0102]
 なお、この第2の製膜室通過ステップは、上述した第1導電型半導体層製膜ステップと同一期間に行うことが可能である。即ち、第4のカソード電極74に接続された第4の高周波電源94をオフ状態のままとし、第4の製膜位置84においては、第2ホルダ32に載置された第2の半導体基板に対してなんらの製膜を行わない状態としつつ、第3のカソード電極73に接続された第3の高周波電源93をオン状態とし、シャワーヘッド電極である第3のカソード電極73から、各種ガスを供給し、第3の製膜位置83においては、第1の半導体基板の表面側に形成された第1の真性半導体層5Aの表面に、P型半導体層3を形成することが可能である。
[0103]
[第2導電型半導体層製膜ステップ]
 基板ホルダ200が第2の製膜室62を通過すると、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63では、第1ホルダ31と第2ホルダ32との間に第3のアノード電極53が配置され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。その後、第3の製膜室63の扉を閉め、第3の製膜室63内を、真空状態にした後に、シャワーヘッド電極である第6のカソード電極76から第3の製膜室63内の第6の製膜位置86に、原料ガスとしてのSiH ガス、及びH ガスと、ドーパント添加ガスとしての水素希釈されたPH ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH やH で希釈された混合ガスを用いてもよい。
[0104]
 本実施形態においては、第3のアノード電極53に内蔵されたヒーターを用いて、第2ホルダ32に載置された第2の半導体基板を加熱し、第6の高周波電源96をオン状態とすることにより、第6のカソード電極76と、第3のアノード電極53との間においてプラズマ放電を生起する。このプラズマ放電の生起により、図8に示すように、第2の真性半導体層5Bの裏面側に、第2導電型半導体層としてのN型半導体層4を製膜する。
[0105]
 N型半導体層4としては、N型非晶質シリコン層やN型微結晶シリコン層が好適に用いられる。なお、N型半導体層4の製膜時に、CH 、CO 、NH 、GeH 等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系薄膜のエネルギーギャップを変更することもできる。また、光の透過性を向上させるために酸素や炭素といった不純物を微量添加しても良い。その場合、CO やCH といったガスをCVD製膜の際に導入することにより形成することができる。
[0106]
 なお、この第2導電型半導体層製膜ステップは、上述した第3の製膜室通過ステップと同一期間に行うことが可能である。具体的には、第5のカソード電極75に接続された第5の高周波電源95をオフ状態のままとし、第5の製膜位置85においては、第1ホルダ31に載置された第1の半導体基板に対してなんらの製膜を行わない状態としつつ、第6のカソード電極76に接続された第6の高周波電源96をオン状態とし、シャワーヘッド電極である第6のカソード電極76から、各種ガスを供給し、第6の製膜位置86においては、第2の半導体基板の裏面側に形成された第2の真性半導体層5Bの裏面に、N型半導体層4を形成することが可能である。
[0107]
 なお、第2の発明においては、このような製造方法を用いることにより、半導体基板1の表面側に第1の真性半導体層5A、及び第1導電型半導体層(本実施形態においては、P型半導体層3)が形成され、半導体基板2の裏面側に第2の真性半導体層5B、及び第2導電型半導体層(N型半導体層4)が形成された光電変換素子100を、小型の製膜装置300を用いて、インライン式のプロセスにて製造することが可能となる。
[0108]
[透明導電層製膜ステップ]
 その後、他の製膜装置などを用いて、図2に示した第1の透明導電層6AをP型半導体層3の表面側に形成し、第2の透明導電層6BをN型半導体層4の裏面側に形成する。
[0109]
 第1の透明導電層6A、第2の透明導電層6Bの製膜方法は、特に限定されないが、スパッタ法等の物理気相堆積法や、有機金属化合物と酸素または水との反応を利用した化学気相堆積(MOCVD: metal organic chemical vapor deposition)法等が好ましい。いずれの製膜方法においても、熱やプラズマ放電によるエネルギーを利用することもできる。
[0110]
 第1の透明導電層6A、第2の透明導電層6Bの構成材料としては、酸化インジウム、酸化亜鉛、酸化錫、酸化チタン、及びそれらの複合酸化物等の透明導電性金属酸化物を用いる。また、グラフェンのような非金属からなる透明導電性材料であってもよい。上述した構成材料の中でも、高い導電率と透明性の観点からは、酸化インジウムを主成分とするインジウム系複合酸化物を第1の透明導電層6A、第2の透明導電層6Bとして用いることが好ましい。また、信頼性やより高い導電率を確保する為に、インジウム酸化物にドーパントを添加して用いることが更に好ましい。ドーパントとして用いる不純物としては、Sn、W、Ce、Zn、As、Al、Si、S、Ti等が挙げられる。
[0111]
 なお、図9に示すように、製膜装置300Aが、第3の製膜室63の後段に、第3の製膜室63に接続された第4の製膜室65を含み、第4の製膜室65が、第7の製膜位置87、第8の製膜位置88を含む構成としてもよい。第4の製膜室65は、第7のカソード電極77、第8のカソード電極78、及び第4のアノード電極54を有しており、上述した第1の製膜室61等と同様の構成を有しているものとする。その場合、この第7の製膜位置87において、P型半導体層3の表面側に第1の透明導電層6Aを形成し、第8の製膜位置88において、N型半導体層4の裏面側に第2の透明導電層6Bを形成する方法としても構わない。
[0112]
 具体的には、図6に示したような、表面側に第1の真性半導体層5A、及びP型半導体層3を形成された半導体基板1が第4の製膜室65に搬入され、この第4の製膜室65においてP型半導体層3の表面側に第1の透明導電層6Aを製膜される。その後、半導体基板1は、上述した搬送ステップ、反転ステップを経て、第2の半導体基板として、第1の製膜室61に再度搬入される。その後、半導体基板1は、その裏面側に第2の真性半導体層5B、N型半導体層4を形成された後、再度、第4の製膜室65内に搬入され、N型半導体層4の裏面側に第2の透明導電層6Bが製膜される。
[0113]
[集電電極形成ステップ]
 その後、第1の透明導電層6Aの表面側、及び第2の透明導電層6Bの裏面側にバスバー電極2A、フィンガー電極2Bを含む集電電極2を形成する。集電電極2は、第1の透明導電層6Aの表面側、及び第2の透明導電層6Bの裏面側に形成された下地電極と、この下地電極上に形成されためっき電極と、を含む。
[0114]
 下地電極は、例えば、インクジェット法、スクリーン印刷法、スプレー法、ロールコート法等により形成することができる。下地電極は、所定形状にパターン化することが可能であり、パターン化された下地電極を形成するに際しては、生産性の観点からスクリーン印刷法が適している。スクリーン印刷法では、導電性の微粒子を含む印刷ペーストを集電電極2のパターン形状に対応した開口パターンを有するスクリーン版を用いて印刷する方法が好ましく用いられる。
[0115]
 下地電極に含まれる導電性粒子としては、例えば銀、銅、アルミニウム、ニッケル、錫、ビスマス、亜鉛、ガリウム、カーボン及びこれらの混合物等を用いることができる。
[0116]
 下地電極に含まれる熱硬化性樹脂としては、エポキシ系樹脂、フェノール系樹脂、アクリル系樹脂等を用いることができる。熱硬化性樹脂を下地電極に含ませておくことにより、熱硬化工程において、下地電極を硬化させることができる。
[0117]
 なお、下地電極は、複数の層から構成されてもよい。例えば、下地電極が、第1の透明導電層6A、第2の透明導電層6Bに対する接触抵抗の低い下層を含む構造にすることにより、光電変換素子100の曲線因子の向上が期待できる。
[0118]
 めっき電極は、めっき法により、下地電極を起点として金属を析出させることにより形成される。めっき電極として析出させる金属としては、例えば銅、ニッケル、錫、アルミニウム、クロム、銀、などを用いることができ、めっき法で形成することができる材料であればよい。
[0119]
[絶縁膜形成ステップ]
 なお、図2においては図示してはいないが、第1の透明導電層6Aの表面及び第2の透明導電層6Bの裏面における、集電電極2が形成されていない領域において、絶縁膜を形成しても構わない。絶縁膜を形成しておくことにより、上述しためっき電極を形成するめっき法において、第1の透明導電層6Aの表面、及び第2の透明導電層6Bの裏面をめっき液から化学的及び電気的に保護することが可能となる。即ち、第1の透明導電層6A、第2の透明導電層6Bの表面に金属が析出されてしまうことを抑制することができる。
[0120]
 この絶縁膜形成ステップは、例えば、図9に示す製膜装置300Aが、第4の製膜室65の後段に、第4の製膜室65に接続された第5の製膜室66を更に含み、第5の製膜室66が、第9の製膜位置89、第10の製膜位置90を含む構成において行うことができる。第5の製膜室66は、第9のカソード電極79、第10のカソード電極80、及び第5のアノード電極55を有しており、上述した第1の製膜室61等と同様の構成を有しているものとする。その場合、この第9の製膜位置89において、第1の透明導電層6Aの表面側に第1の絶縁膜を形成し、第10の製膜位置90において、第2の透明導電層6Bの裏面側に第2の絶縁膜を形成する方法としても構わない。
[0121]
 具体的には、表面側に第1の真性半導体層5A、P型半導体層3、及び第1の透明導電層6Aを形成された半導体基板1が第5の製膜室66に搬入され、この第5の製膜室66において第1の透明導電層6Aの表面側に第1の絶縁膜を製膜される。その後、半導体基板1は、上述した搬送ステップ、反転ステップを経て、第2の半導体基板として、第1の製膜室61に再度搬入される。その後、半導体基板1は、その裏面側に第2の真性半導体層5B、N型半導体層4、及び第2の透明導電層6Bを形成された後、再度、第5の製膜室66内に搬入され、第2の透明導電層6Bの裏面側に第2の絶縁膜が製膜される。
[0122]
 絶縁膜を構成する材料としては、電気的に絶縁性を示す材料を用いる必要があり、めっき液に対する化学的安定性を有する材料であることが望ましい。めっき液に対する化学的安定性が高い材料を用いることにより、上述しためっき電極を形成するに際して、絶縁膜が溶解しにくく、第1の透明導電層6Aの表面、及び第2の透明導電層6Bの裏面へのダメージが生じるのを抑制することができる。
[0123]
 また、絶縁膜を構成する材料としては、第1の透明導電層6A、第2の透明導電層6Bとの密着強度が大きい材料を用いることが好ましい。第1の透明導電層6A、第2の透明導電層6Bとの密着強度を大きくすることにより、上述しためっき電極を形成するに際して、絶縁膜が剥離しにくくなり、第1の透明導電層6A、第2の透明導電層6Bへの金属の析出を防ぐことができる。
[0124]
 絶縁膜には、光透過率が高い材料を用いることが好ましい。絶縁膜による光吸収が小さければ、より多くの光を半導体基板1側へ取り込むことが可能となる。例えば、絶縁膜が透過率90%以上の十分な透明性を有する場合、絶縁膜での光吸収による光学的な損失が小さく、めっき電極形成後に、この絶縁膜を除去する工程を必要とせず、そのまま光電変換素子100の一部として使用することができる。そのため、光電変換素子100の製造工程を単純化でき、生産性をより向上させることが可能となる。また、絶縁膜を除去する工程を設けることなく、絶縁膜をそのまま光電変換素子100の一部として使用される場合、絶縁膜は、十分な耐候性、および熱・湿度に対する安定性を有する材料を用いることがより望ましい。
[0125]
 絶縁膜を構成する材料としては、無機絶縁性材料でも、有機絶縁性材料でもよい。無機絶縁性材料としては、例えば、酸化シリコン、窒化シリコン、酸化チタン、酸化アルミニウム、酸化マグネシウム等の材料を用いることができる。有機絶縁性材料としては、例えば、ポリエステル、エチレン酢酸ビニル共重合体、アクリル、エポキシ、ポリウレタン等の材料を用いることができる。
[0126]
 このような無機材料の中でも、めっき液耐性や透明性の観点からは、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、サイアロン(SiAlON)、酸化イットリウム、酸化マグネシウム、チタン酸バリウム、酸化サマリウム、タンタル酸バリウム、酸化タンタル、フッ化マグネシウム、酸化チタン、チタン酸ストロンチウム等が好ましく用いられる。中でも、電気的特性や透明電極層との密着性等の観点からは、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、サイアロン(SiAlON)、酸化イットリウム、酸化マグネシウム、チタン酸バリウム、酸化サマリウム、タンタル酸バリウム、酸化タンタル、フッ化マグネシウム等が好ましく、屈折率を適宜に調整し得る観点からは、酸化シリコンや窒化シリコン等が特に好ましく用いられる。なお、これらの無機材料は、化学量論的(stoichiometric)組成を有するものに限定されず、酸素欠損等を含むものであってもよい。
[0127]
 絶縁膜の構成材料として、酸化シリコンや窒化シリコン等の無機絶縁性材料を用いる場合は、絶縁膜の形成方法として、プラズマCVD法、スパッタ法等の乾式法が好ましく用いられる。また、絶縁膜の構成材料として、有機絶縁性材料を用いる場合は、絶縁膜の形成方法として、スピンコート法、スクリーン印刷法等の湿式法が好ましく用いられる。これらの方法によれば、ピンホール等の欠陥が少なく、緻密な構造の膜を形成することが可能となる。
[0128]
 本実施形態においては、より緻密な構造の膜を形成する観点から、絶縁膜をプラズマCVD法で形成する。この方法により、200nm程度の厚いものだけでなく、30~100nm程度の薄い膜厚の絶縁膜を形成した場合も、緻密性の高い構造の膜を形成することができる。
[0129]
[第2の実施例]
 第2の実施例は、本開示の第1の発明に関する実施例である。
[0130]
 なお、図4を用いて説明した製膜装置300、及び図9を用いて説明した製膜装置300Aが搬送手段64を備え、上述した搬送ステップと反転ステップを行う例を示したが、本開示はこの例に限定されない。例えば、製膜装置300、300Aが搬送手段64を備えていない場合は、第1の真性半導体層製膜ステップ、第1導電型半導体層製膜ステップ、第3の製膜室通過ステップ、を経た第2の半導体基板を保管しておき、この第2の半導体基板と、新たに製膜する第1の半導体基板とを第1の製膜室61に搬入し、上述した第1の真性半導体層製膜ステップ、第2の真性半導体層製膜ステップを同一期間内において行う方法としてもよい。
[0131]
 なお、図4、及び図9を用いて上述した第1の製膜室61等は、高周波電源に接続された第1のカソード電極71、第2のカソード電極72と、接地状態の第1のアノード電極51とを備えており、第1の製膜室61における両端に第1のカソード電極71と第2のカソード電極72が配置され、第1のカソード電極71と第2のカソード電極72の間に第1のアノード電極51が配置された例を示したが、本開示はこの例に限定されない。例えば、図10に示す例においては、製膜室67が、製膜室67の一端側に配置されたアノード電極56と、このアノード電極56に対向するように、製膜室67の他端側に、エリアを分けて配置された第1のカソード電極71A、第2のカソード電極72Aと、を備える構成としてもよい。この場合においても、第1のカソード電極71Aとアノード電極56との間が第1の製膜位置81A、第2のカソード電極72Aとアノード電極56との間が第2の製膜位置82Aとなる。ただし、第1の製膜位置81A、第2の製膜位置82Aにおける製膜条件を別にする場合には、図4、及び図9を用いて上述した例のように、2つのカソード電極が製膜室の両端に配置され、二つの製膜位置が、アノード電極により遮られた構成とする方が望ましい。
[0132]
 なお、本実施形態においては、半導体基板1の表面側に第1の真性半導体層5Aを形成する第1の真性半導体層製膜ステップ、第1の真性半導体層5Aの表面側に第1導電型半導体層としてのP型半導体層3を形成する第1導電型半導体層製膜ステップ、第3の製膜室通過ステップ、及び搬送・反転ステップを経た後に、半導体基板1の裏面側に第2の真性半導体層5Bを形成する第2の真性半導体層製膜ステップ、第2の製膜室通過ステップ、及び第2の真性半導体層5Bの裏面側に第2導電型半導体層としてのN型半導体層4を形成する第2導電型半導体層製膜ステップを行う実施例を示したが、本開示はこのような方法に限定されない。図4及び図9を用いて、その例について、以下説明する。
[0133]
[第1の半導体基板を第1の製膜室の第1の製膜位置に配置するステップ]
 まず、表裏面に所望の薄膜が形成されていない半導体基板1を、その表面側が露出されるように第1ホルダ31の基板載置面に載置する。そして、図4、及び図9に示した第1の製膜室61に基板ホルダ200ごと搬入し、半導体基板1を第1の製膜位置81に配置する。
[0134]
[第1の真性半導体層製膜ステップ]
 次に、半導体基板1の表面側に第1の真性半導体層5Aを製膜する第1の真性半導体層製膜ステップを行う。具体的には、第1の製膜室61内を、真空状態にした後に、シャワーヘッド電極である第1のカソード電極71から原料ガスとなるシリコン含有ガス等を供給し、第1の高周波電源91をオン状態とすることにより、第1の製膜位置81においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、第1の半導体基板である半導体基板1の裏面に、第1の真性半導体層5Aを製膜する。
[0135]
[第2の製膜室通過ステップ]
 その後、基板ホルダ200を第2の製膜室62に搬入するが、この第2の製膜室62における第3の製膜位置83においては、半導体基板1の裏面側に対する製膜を行うことなく、半導体基板1を通過させる。
[0136]
[第1導電型半導体層製膜ステップ]
 次に、基板ホルダ200を第3の製膜室63に搬入し、第1の真性半導体層5Aの表面側に第1導電型半導体層を製膜する第1の導電型半導体層製膜ステップを行う。本実施例においては、第3の製膜室63において、第1導電型半導体層を製膜する。具体的には、半導体基板1を第5の製膜位置85に配置し、第3の製膜室63内を、真空状態にした後に、シャワーヘッド電極である第5のカソード電極75から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第5の高周波電源95をオン状態とすることにより、第5の製膜位置85においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第1の真性半導体層5Aの表面側に、第1導電型半導体層としてのP型半導体層3を製膜する。
[0137]
[搬送・反転ステップ]
 基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
[0138]
 ここで、第3の製膜室63を通過した半導体基板1の表面側には、第1の真性半導体層5Aと、P型半導体層3が製膜された状態となっている。
[0139]
 この実施例においては、表面側に所望の薄膜が形成された状態の半導体基板1を「第2の半導体基板」とする。
[0140]
 そして、第1ホルダ31に、表面側が露出されるように載置されていた半導体基板1を、その裏面側が露出されるように反転させて第2ホルダ32の基板載置面に載置する反転ステップを行う。
[0141]
 更に、この実施例においては、第2の半導体基板が第2ホルダ32に移されて空き状態になった第1ホルダ31の基板載置面に、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない新たな第1の半導体基板を、その表面側が露出されるように載置する。
[0142]
 なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。また、搬送ステップの途中で反転ステップを行う方法としても構わない。
[0143]
[第2の半導体基板を第1の製膜室の第2の製膜位置に配置するステップ]
 第2ホルダ32の基板載置面に第2の半導体基板が載置され、第1ホルダ31の基板載置面に第1の半導体基板が載置されると、基板ホルダ200を再度、第1の製膜室61に搬入する。第1の製膜室61内において、第1ホルダ31と第2ホルダ32とが、第1のアノード電極51に電気的に接続され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
[0144]
[第2の真性半導体層製膜ステップ]
 第1の半導体基板が第1の製膜位置81に配置され、第2の半導体基板が第2の製膜位置82に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を、真空状態にする。その後に、シャワーヘッド電極である第1のカソード電極71、及び第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給する。
[0145]
 第1のカソード電極71に接続された第1の高周波電源91をオン状態とすることにより、第1のカソード電極71と、第1のアノード電極51との間においてプラズマ放電を生起する。また、第2のカソード電極72に接続された第2の高周波電源92をオン状態とすることにより、第2のカソード電極72と、第1のアノード電極51との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるSiH ガス、及びH ガスを電離させ、第1ホルダ31に載置された第1の半導体基板である半導体基板1の表面に、第1の真性半導体層5Aとしての真性非晶質シリコン層を製膜し、第2ホルダ32に載置された第2の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bとしての真性非晶質シリコン層を製膜する。
[0146]
 この第1の真性半導体層製膜ステップと、上述した第2の真性半導体層製膜ステップとは、同一期間内に行われる。
[0147]
 このような方法により、半導体基板1の裏面側に所望の薄膜(本実施形態においては真性半導体層)を形成するための製膜室と、半導体基板1の表面側に前記所望の薄膜と共通の原料ガスを用いて形成される薄膜を形成するための製膜室とを、別々に設ける必要が無いため、インライン式の製造装置の小型化を実現することができる。
[0148]
 また、第2の真性半導体層製膜ステップと、上述した第1の真性半導体層製膜ステップとを、同一期間において実施することができるため、生産性の高いインライン式製造プロセスを実現することができる。
[0149]
[第2導電型半導体層製膜ステップ]
 第2の半導体基板の裏面に第2の真性半導体層5Bが製膜されると、基板ホルダ200を第2の製膜室62内に移動させる。本実施例においては、第2の製膜室62において、第2導電型半導体層を製膜する。第2の製膜室62では、第1ホルダ31と第2ホルダ32とが、第2のアノード電極52に電気的に接続され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。その後、第2の製膜室62の扉を閉め、第2の製膜室62内を、真空状態にした後に、シャワーヘッド電極である第4のカソード電極74から第2の製膜室62内の第4の製膜位置84に、原料ガスとしてのSiH ガス、及びH ガスと、ドーパント添加ガスとしての水素希釈されたPH ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH やH で希釈された混合ガスを用いてもよい。
[0150]
 本実施形態においては、第2のアノード電極52に内蔵されたヒーターを用いて、第2ホルダ32に載置された第2の半導体基板を加熱し、第4の高周波電源94をオン状態とすることにより、第4のカソード電極74と、第2のアノード電極52との間においてプラズマ放電を生起する。このプラズマ放電の生起により、第2の真性半導体層5Bの裏面側に、第2導電型半導体層としてのN型半導体層4を製膜する。
[0151]
 なお、この第2導電型半導体層製膜ステップは、上述した第2の製膜室通過ステップと同一期間に行うことが可能である。具体的には、第3のカソード電極73に接続された第3の高周波電源93をオフ状態のままとし、第3の製膜位置83においては、第1ホルダ31に載置された第1の半導体基板に対してなんらの製膜を行わない状態としつつ、第4のカソード電極74に接続された第4の高周波電源94をオン状態とし、シャワーヘッド電極である第4のカソード電極74から、各種ガスを供給し、第4の製膜位置84においては、第2の半導体基板の裏面側に形成された第2の真性半導体層5Bの裏面に、N型半導体層4を形成することが可能である。
[0152]
[第3の製膜室通過ステップ]
 第2の真性半導体層5Bの裏面側にN型半導体層4が製膜されると、第2の製膜室62の扉を開け、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63内において、第1ホルダ31と第2ホルダ32とが、第3のアノード電極53に電気的に接続され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。
[0153]
 本実施例において、第3の製膜室63はP型半導体層3を製膜する製膜室であり、N型半導体層4の裏面側においてはP型半導体層3を形成しないため、第6の製膜位置86に配置された第2ホルダ32に載置された半導体基板1に対しては、なんら製膜を行うことなく第3の製膜室63を通過させる。即ち、この第3の製膜室通過ステップにおいて、第6のカソード電極76に接続された第6の高周波電源96をオフ状態とし、第2ホルダ32に載置された半導体基板1に対して製膜がされない状態とする。その際、シャワーヘッド電極である第6のカソード電極76から、なんらのガスも供給されない状態としてもよい。第5のカソード電極75と第6のカソード電極76とが、共通のガスボンベに接続されている場合には、電磁弁を用いて第6のカソード電極76側へのガス供給のみを止めるようにしてもよい。
[0154]
 なお、この第3の製膜室通過ステップは、上述した第1導電型半導体層製膜ステップと同一期間に行うことが可能である。即ち、第6のカソード電極76に接続された第6の高周波電源96をオフ状態のままとし、第6の製膜位置86においては、第2ホルダ32に載置された第2の半導体基板に対してなんらの製膜を行わない状態としつつ、第5のカソード電極75に接続された第5の高周波電源95をオン状態とし、シャワーヘッド電極である第5のカソード電極75から、各種ガスを供給し、第5の製膜位置85においては、第1の半導体基板の表面側に形成された第1の真性半導体層5Aの表面に、P型半導体層3を形成することが可能である。
[0155]
 なお、この第3の製膜室通過ステップの後に、図9を用いて上述した、透明導電層製膜ステップ、集電電極形成ステップを行ってもよい。
[0156]
 なお、本実施形態においては、第1導電型半導体をP型半導体、第2導電型半導体をN型半導体する方法を例に挙げて説明したが、第1導電型半導体をN型半導体、第2導電型半導体をP型半導体とする方法としてもよい。
[0157]
 なお、本実施形態において上述した製造方法における、半導体基板1の表面側、裏面側をすべて逆にした製造方法としてもよい。即ち、例えば第1の製膜室61、第2の製膜室62、及び第3の製膜室63において、第1の半導体基板の非受光面側(裏面側)を製膜し、第2の半導体基板の受光面側(表面側)を製膜する製造方法としてもよい。
[0158]
 なお、本実施形態においては、各製膜室におけるカソード電極側から各種ガスを供給する例を説明したが、アノード電極がシャワーヘッド電極となっており、アノード電極側から各種ガスを製膜室内に供給する製造方法としてもよい。
[0159]
 なお、本実施形態の図4、及び図9に示す例においては、各製膜室の両端に高周波電源に接続された2つのカソード電極を配置し、この2つのカソード電極の間にアノード電極を配置する例を示したが、各製膜室の両端に2つのアノード電極を配置し、このアノード電極の間にカソード電極を配置する例としても構わない。この場合、中央に配置されたカソード電極が高周波電源に接続されており、一方のアノード電極とカソード電極との間、及び他方のアノード電極とカソード電極との間において、プラズマ放電を生起することができる。
[0160]
 なお、本実施形態の図3に示す基板ホルダ200の構成例においては、第1ホルダ31の基板載置面と、第2ホルダ32の基板載置面とが、互いに逆方向を向く例を示したが、第1ホルダ31の基板載置面と、第2ホルダ32の基板載置面とが、互いに向かい合うように配置する構成としてもよい。その場合は、基板ホルダ200における第1ホルダ31と第2ホルダ32との距離を離しておき、基板ホルダ200を各製膜室に搬入した際に、第1ホルダ31と第2ホルダ32との間に配置される電極と、第1ホルダ31、及び第2ホルダ32の基板載置面とが、ある程度の間隔を持って配置される構成とすればよい。
[0161]
 また、基板ホルダ200において、第1ホルダ31の基板載置面と、第2ホルダ32の基板載置面とが、互いに向かい合うように配置する場合には、基板ホルダ200の内側に配置される基板載置面にガスが回り込みやすくするために、第1ホルダ31、第2ホルダ32における半導体基板1を載置しない領域において複数の孔を設けておく構成としてもよい。
[0162]
[第3の実施例]
 第3の実施例は、本開示の第2の発明に関する実施例である。
[0163]
 なお、本実施形態においては、半導体基板1の表面側に第1の真性半導体層5Aを形成する第1の真性半導体層製膜ステップ、及び第1の真性半導体層5Aの表面側に第1導電型半導体層としてのP型半導体層3を形成する第1導電型半導体層製膜ステップを経た後に、半導体基板1の裏面側に第2の真性半導体層5Bを形成する第2の真性半導体層製膜ステップ、及び第2の真性半導体層5Bの裏面側に第2導電型半導体層としてのN型半導体層4を形成する第2導電型半導体層製膜ステップを行う実施例を示したが、本開示はこのような方法に限定されない。図4及び図9を用いて、その例について、以下説明する。
[0164]
[第1の半導体基板を第1の製膜室の第2の製膜位置に配置するステップ]
 まず、表裏面に所望の薄膜が形成されていない半導体基板1を、その裏面側が露出されるように第2ホルダ32の基板載置面に載置する。そして、図4、及び図9に示した第1の製膜室61に基板ホルダ200ごと搬入し、半導体基板1を第2の製膜位置82に配置する。
[0165]
[第2の真性半導体層製膜ステップ]
 次に、半導体基板1の裏面側に第2の真性半導体層5Bを製膜する第2の真性半導体層製膜ステップを行う。具体的には、第1の製膜室61内を真空状態にした後に、シャワーヘッド電極である第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給し、第2の高周波電源92をオン状態とすることにより、第2の製膜位置82においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、第1の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bを製膜する。
[0166]
[第2の製膜室通過ステップ]
 その後、基板ホルダ200を第2の製膜室62に搬入するが、この第2の製膜室62における第4の製膜位置84においては、半導体基板1の裏面側に対する製膜を行うことなく、半導体基板1を通過させる。
[0167]
[第2導電型半導体層製膜ステップ]
 次に、基板ホルダ200を第3の製膜室63に搬入し、第2の真性半導体層5Bの裏面側に第2導電型半導体層を製膜する第2の導電型半導体層製膜ステップを行う。具体的には、半導体基板1を第6の製膜位置86に配置し、第3の製膜室63内を真空状態にした後に、シャワーヘッド電極である第6のカソード電極76から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第6の高周波電源96をオン状態とすることにより、第6の製膜位置86においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第2の真性半導体層5Bの裏面側に、第2導電型半導体層を製膜する。
[0168]
[搬送・反転ステップ]
 基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
[0169]
 そして、第2ホルダ32に、裏面側が露出されるように載置されていた半導体基板1を、その表面側が露出されるように反転させて第1ホルダ31の基板載置面に載置する反転ステップを行う。
[0170]
 なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。また、搬送ステップの途中で反転ステップを行う方法としても構わない。
[0171]
[第1の真性半導体層製膜ステップ]
 次に、基板ホルダ200を第1の製膜室61に搬入し、半導体基板1の表面側に第1の真性半導体層5Aを製膜する第1の真性半導体層製膜ステップを行う。具体的には、半導体基板1を第1の製膜位置81に配置し、第1の製膜室61内を真空状態にした後に、シャワーヘッド電極である第1のカソード電極71から原料ガスとなるシリコン含有ガス等を供給し、第1の高周波電源91をオン状態とすることにより、第1の製膜位置81においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板1の表面に、第1の真性半導体層5Aを製膜する。
[0172]
[第1導電型半導体層製膜ステップ]
 その後、基板ホルダ200を第2の製膜室62に搬入し、第1の真性半導体層5Aの表面側に第1導電型半導体層を製膜する第1の導電型半導体層製膜ステップを行う。具体的には、半導体基板1を第3の製膜位置83に配置し、第2の製膜室62内を真空状態にした後に、シャワーヘッド電極である第3のカソード電極73から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第3の高周波電源93をオン状態とすることにより、第3の製膜位置83においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第1の真性半導体層5Aの表面側に、第1導電型半導体層を製膜する。
[0173]
[第3の製膜室通過ステップ]
 次に、基板ホルダ200を第3の製膜室63に搬入するが、この第3の製膜室63における第5の製膜位置85においては、半導体基板1の表面側に対する製膜を行うことなく、半導体基板1を通過させる。
[0174]
 このように、先に第2の真性半導体層製膜ステップと第2の導電型半導体層製膜ステップとを行った後に、第1の真性半導体層製膜ステップと第1の導電型半導体層製膜ステップとを行う製造方法とすることも可能である。
[0175]
 なお、この第3の製膜室通過ステップの後に、図9を用いて上述した、透明導電層製膜ステップ、集電電極形成ステップを行ってもよい。
[0176]
 また、本実施形態においては、第1導電型をP型、第2導電型をN型として説明したが、第1導電型をN型、第2導電型をP型としてもよい。
[0177]
 なお、本実施形態においては、図4、及び図9に示したように、各製膜室が二つの製膜位置を有し、基板ホルダ200が第1ホルダ31、第2ホルダ32を有し、第1ホルダ31が製膜室における一方の製膜位置に配置され、第2ホルダ32が製膜室における他方の製膜位置に配置される例を示したが、本開示はこのような方法に限定されない。以下、図11を用いて、基板ホルダが第1ホルダ31Aのみを有し、製膜装置300Bが有する各製膜室が、それぞれ一つの製膜位置を有する場合における製造方法について説明する。
[0178]
 図11に示すように、製膜装置300Bは、直列に接続された第1の製膜室61A、第2の製膜室62A、第3の製膜室63Aを備えるインライン式プラズマCVD装置であり、第1の製膜室61Aに搬入された基板ホルダは、第3の製膜室63Aの方向に、順送りに搬送される。更に、製膜装置300Bは、第1ホルダ31Aを、第3の製膜室63Aから第1の製膜室61Aへ帰還させるための搬送手段64Aを有しており、第3の製膜室63Aにおける製膜プロセスを経た半導体基板1は、再度、第1の製膜室61Aにおける製膜プロセスを経ることとなる。なお、各製膜室の間に他の製膜室が介在してもよい。
[0179]
 第1の製膜室61Aは真性半導体層を製膜する製膜室である。第1の製膜室61Aは、第1の高周波電源91Aに接続された第1のカソード電極71Aと、この第1のカソード電極71Aに対向するよう配置され、接地状態にある第1のアノード電極51Aと、を備えている。第1の高周波電源91Aがオン状態となると、第1のカソード電極71Aと第1のアノード電極51Aとの間でプラズマ放電が生起される。また、第1のカソード電極71Aはシャワーヘッド電極であり、原料ガス等が供給されるガス導入口を有している。
[0180]
 第2の製膜室62Aは第1導電型半導体層を製膜する製膜室である。第2の製膜室62Aは、第2の高周波電源92Aに接続された第2のカソード電極72Aと、この第2のカソード電極72Aに対向するよう配置され、接地状態にある第2のアノード電極52Aと、を備えている。第2の高周波電源92Aがオン状態となると、第2のカソード電極72Aと第2のアノード電極52Aとの間でプラズマ放電が生起される。また、第2のカソード電極72Aはシャワーヘッド電極であり、原料ガス、ドーパント添加ガス等が供給されるガス導入口を有している。
[0181]
 第3の製膜室63Aは第2導電型半導体層を製膜する製膜室である。第3の製膜室63Aは、第3の高周波電源93Aに接続された第3のカソード電極73Aと、この第3のカソード電極73Aに対向するよう配置され、接地状態にある第3のアノード電極53Aと、を備えている。第3の高周波電源93Aがオン状態となると、第3のカソード電極73Aと第3のアノード電極53Aとの間でプラズマ放電が生起される。また、第3のカソード電極73Aはシャワーヘッド電極であり、原料ガス、ドーパント添加ガス等が供給されるガス導入口を有している。
[0182]
[第1の半導体基板を第1の製膜室の第1の製膜位置に配置するステップ]
 まず、表面側、及び裏面側のいずれにも真性半導体層が形成されていない半導体基板1を準備し、半導体基板1の表面側が露出されるように、半導体基板1を第1ホルダ31Aの基板載置面に載置する。即ち、半導体基板1の裏面を第1ホルダ31A側に向けて、半導体基板1を第1ホルダ31Aに載置する。
[0183]
 そして、第1ホルダ31Aを第1の製膜室61A内に搬入する。このとき、第1ホルダ31Aの基板載置面が第1のカソード電極71A側を向き、基板載置面と第1のカソード電極71Aとが間を隔てて配置される。
[0184]
[第1の真性半導体層製膜ステップ]
 次に、第1ホルダ31Aを第1の製膜室61Aに搬入し、半導体基板1の表面側に第1の真性半導体層5Aを製膜する第1の真性半導体層製膜ステップを行う。具体的には、半導体基板1が配置された第1の製膜室61A内を真空状態にした後に、シャワーヘッド電極である第1のカソード電極71Aから原料ガスとなるシリコン含有ガス等を供給し、第1の高周波電源91Aをオン状態とすることにより、第1の製膜室61A内においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板1の表面に、第1の真性半導体層5Aを製膜する。
[0185]
[第1導電型半導体層製膜ステップ]
 その後、第1ホルダ31Aを第2の製膜室62Aに搬入し、第1の真性半導体層5Aの表面側に第1導電型半導体層を製膜する第1の導電型半導体層製膜ステップを行う。具体的には、半導体基板1が配置された第2の製膜室62A内を真空状態にした後に、シャワーヘッド電極である第2のカソード電極72Aから原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第2の高周波電源92Aをオン状態とすることにより、第2の製膜室62A内においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第1の真性半導体層5Aの表面側に、第1導電型半導体層を製膜する。
[0186]
[第3の製膜室通過ステップ]
 次に、第1ホルダ31Aを第3の製膜室63Aに搬入するが、この第3の製膜室63Aにおいては、第3の高周波電源93Aをオフ状態とし、半導体基板1の表面側に対する製膜を行うことなく、半導体基板1を通過させる。
[0187]
[搬送・反転ステップ]
 第1ホルダ31Aが第3の製膜室63Aを通過すると、上述した搬送手段64Aにより、第1ホルダ31Aを、再度第1の製膜室61内に搬送する搬送ステップを行う。
[0188]
 そして、第1ホルダ31Aの基板載置面に、表面側が露出されるように載置されていた半導体基板1を、その裏面側が露出されるように反転させて第1ホルダ31の基板載置面に載置する反転ステップを行う。
[0189]
 なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。また、搬送ステップの途中で反転ステップを行う方法としても構わない。
[0190]
[第2の真性半導体層製膜ステップ]
 次に、半導体基板1の裏面側に第2の真性半導体層5Bを製膜する第2の真性半導体層製膜ステップを行う。具体的には、第1の製膜室61A内を真空状態にした後に、シャワーヘッド電極である第1のカソード電極71Aから原料ガスとなるシリコン含有ガス等を供給し、第1の高周波電源91Aをオン状態とすることにより、第1の製膜室61Aにおいてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、半導体基板1の裏面に、第2の真性半導体層5Bを製膜する。
[0191]
[第2の製膜室通過ステップ]
 その後、第1ホルダ31Aを第2の製膜室62Aに搬入するが、この第2の製膜室62Aにおいては、第2の高周波電源92Aをオフ状態とし、半導体基板1の裏面側に対する製膜を行うことなく、半導体基板1を通過させる。
[0192]
[第2導電型半導体層製膜ステップ]
 次に、第1ホルダ31Aを第3の製膜室63Aに搬入し、第2の真性半導体層5Bの裏面側に第2導電型半導体層を製膜する第2の導電型半導体層製膜ステップを行う。具体的には、半導体基板1が配置された第3の製膜室63A内を真空状態にした後に、シャワーヘッド電極である第3のカソード電極73Aから原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第3の高周波電源93をオン状態とすることにより、第3の製膜室63Aにおいてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第2の真性半導体層5Bの裏面側に、第2導電型半導体層を製膜する。
[0193]
 このような製造方法により、図11に示すような、各製膜室が一つの製膜位置しか有さないような製膜装置300Bであっても、上述した第1の真性半導体層製膜ステップと第2の真性半導体層製膜ステップとを、共通の第1の製膜室61Aにおいて行うことができる。即ち、小型化された製膜装置を用いて光電変換素子100を製造する、インライン式の製造プロセスを実現することができる。
[0194]
 なお、この図11に示す製膜装置300Bを用いた場合であっても、第1の真性半導体層製膜ステップ、及び第1導電型半導体層製膜ステップが、第2の真性半導体層製膜ステップ、及び第2導電型半導体層製膜ステップの後に行われる製造方法とすることも可能である。以下、その例について説明する。
[0195]
 まず、半導体基板1を、その裏面側が露出されるように第1ホルダ31Aの基板載置面に載置する。
[0196]
 次に、第1の製膜室61A内において、半導体基板1の裏面側に第2の真性半導体層5Bを製膜する、第2の真性半導体層製膜ステップを行う。
[0197]
 その後、半導体基板1が第2の製膜室62Aを通過する、第2の製膜室通過ステップを行う。
[0198]
 次に、第3の製膜室63A内において、第2の真性半導体層5Bの裏面側に第2導電型半導体層を製膜する第2の導電型半導体層製膜ステップを行う。
[0199]
 その後、搬送手段64を用いて搬送・反転ステップを行い、半導体基板1の表面側が露出されるよう、半導体基板1を第1ホルダ31Aの基板載置面に載置する。
[0200]
 次に、第1の製膜室61A内において、半導体基板1の表面側に第1の真性半導体層5Aを製膜する、第1の真性半導体層製膜ステップを行う。
[0201]
 その後、第2の製膜室62A内において、第1の真性半導体層5Aの表面側に第1導電型半導体層を製膜する第1の導電型半導体層製膜ステップを行う。
[0202]
 次に、半導体基板1が第3の製膜室63Aを通過する、第3の製膜室通過ステップを行う。
[0203]
 なお、この第3の製膜室通過ステップの後に、図9を用いて上述した、透明導電層製膜ステップ、集電電極形成ステップを行ってもよい。
[0204]
[第4の実施例]
 第4の実施例は、本開示の第3の発明に関する実施例である。
[0205]
 なお、図4を用いて説明した製膜装置300、及び図9を用いて説明した製膜装置300Aが搬送手段64を備え、上述した搬送ステップと反転ステップを行う例を示したが、本開示はこの例に限定されない。例えば、第1の半導体基板を第1ホルダ31に載置し、第1搬送閉路において、第1の真性半導体層製膜ステップ、第1導電型半導体層製膜ステップ、第3の製膜室通過ステップを経て、第2の半導体基板となって半導体基板1を保管しておき、その後、この保管されていた第2の半導体基板を第2ホルダ32に載置し、第2搬送閉路において、第2の真性半導体層製膜ステップ、第2の製膜室通過ステップ、第2導電型半導体層製膜ステップを行う方法としてもよい。
[0206]
 なお、本実施形態においては、半導体基板1の表面側に第1の真性半導体層5Aを形成する第1の真性半導体層製膜ステップ、第1の真性半導体層5Aの表面側に第1導電型半導体層としてのP型半導体層3を形成する第1導電型半導体層製膜ステップ、第3の製膜室通過ステップ、及び搬送・反転ステップを経た後に、半導体基板1の裏面側に第2の真性半導体層5Bを形成する第2の真性半導体層製膜ステップ、第2の製膜室通過ステップ、及び第2の真性半導体層5Bの裏面側に第2導電型半導体層としてのN型半導体層4を形成する第2導電型半導体層製膜ステップを行う実施例を示したが、本開示はこのような方法に限定されない。図4及び図9を用いて、その例について、以下説明する。
[0207]
[第1の半導体基板を第1の製膜室の第2の製膜位置に配置するステップ]
 まず、表裏面に所望の薄膜が形成されていない半導体基板1を、その裏面側が露出されるように第2ホルダ32の基板載置面に載置する。そして、図4、及び図9に示した第1の製膜室61に基板ホルダ200ごと搬入し、半導体基板1を第2の製膜位置82に配置する。即ち、半導体基板1は、その裏面側が露出された状態で、第2搬送閉路に配置される。
[0208]
[第2の真性半導体層製膜ステップ]
 次に、半導体基板1の裏面側に第2の真性半導体層5Bを製膜する第2の真性半導体層製膜ステップを行う。具体的には、第1の製膜室61内を真空状態にした後に、シャワーヘッド電極である第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給し、第2の高周波電源92をオン状態とすることにより、第2の製膜位置82においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスを電離させ、第1の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bを製膜する。
[0209]
[第2の製膜室通過ステップ]
 その後、第2搬送閉路に配置された半導体基板1が、その裏面側が製膜されない状態において、第1導電型製膜室である第2の製膜室62を通過する、第2の製膜室通過ステップを行う。具体的には、基板ホルダ200を第2の製膜室62に搬入するが、この第2の製膜室62における第4の製膜位置84においては、第4の高周波電源94をオフとすることで、半導体基板1の裏面側に対する製膜を行うことなく、半導体基板1を通過させる。
[0210]
[第2導電型半導体層製膜ステップ]
 次に、第2搬送閉路に配置された半導体基板1の裏面側に、第2導電型半導体層を製膜する、第2導電型半導体層製膜ステップを行う。具体的には、次に、基板ホルダ200を第3の製膜室63に搬入し、第2の真性半導体層5Bの裏面側に第2導電型半導体層を製膜する第2の導電型半導体層製膜ステップを行う。具体的には、半導体基板1を第6の製膜位置86に配置し、第3の製膜室63内を真空状態にした後に、シャワーヘッド電極である第6のカソード電極76から原料ガスとなるシリコン含有ガス、及びドーパント添加ガス等を供給し、第6の高周波電源96をオン状態とすることにより、第6の製膜位置86においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガス、ドーパント添加ガスを電離させ、第2の真性半導体層5Bの裏面側に、第2導電型半導体層を製膜する。
[0211]
[搬送・反転ステップ]
 基板ホルダ200が第3の製膜室63を通過すると、上述した搬送手段64により、基板ホルダ200を、再度第1の製膜室61内に搬送する搬送ステップを行う。
[0212]
 ここで、第3の製膜室63を通過した半導体基板1の裏面側には、第2の真性半導体層5Bと、N型半導体層4が製膜された状態となっている。
[0213]
 この実施例においては、裏面側に所望の薄膜が形成された状態の半導体基板1を「第2の半導体基板」とする。
[0214]
 そして、第2ホルダ32に、裏面側が露出されるように載置されていた半導体基板1を、その表面側が露出されるように反転させて第1ホルダ31の基板載置面に載置する反転ステップを行う。
[0215]
 このように、搬送・反転ステップを行うことにより、第2搬送閉路に配置された半導体基板1が、その表面側が露出されるように、第1搬送閉路に移されることとなる。
[0216]
 更に、この実施例においては、第2の半導体基板が第1ホルダ31に移されて空き状態になった第2ホルダ32の基板載置面に、表面側、及び裏面側のいずれにも所望の薄膜が形成されていない新たな第1の半導体基板を、その裏面側が露出されるように載置する。
[0217]
 即ち、第1の半導体基板は、その裏面側が露出された状態で、第2搬送閉路に配置され、第2の半導体基板は、その表面側が露出された状態で、第1搬送閉路に配置された状態となる。
[0218]
 なお、この搬送ステップと反転ステップとは、どちらを先に行っても構わない。また、搬送ステップの途中で反転ステップを行う方法としても構わない。
[0219]
[第2の半導体基板を第1の製膜室の第1の製膜位置に配置するステップ]
 第1ホルダ31の基板載置面に第2の半導体基板が載置され、第2ホルダ32の基板載置面に第1の半導体基板が載置されると、基板ホルダ200を再度、第1の製膜室61に搬入する。第1の製膜室61内において、第1ホルダ31と第2ホルダ32との間に第1のアノード電極51が配置され、第1ホルダ31が上述した第1の製膜位置81に配置され、第2ホルダ32が上述した第2の製膜位置82に配置される。
[0220]
[第1の真性半導体層製膜ステップ]
 第1の半導体基板が第2の製膜位置82に配置され、第2の半導体基板が第1の製膜位置81に配置されると、第1の製膜室61の扉を閉め、第1の製膜室61内を真空状態にする。その後に、シャワーヘッド電極である第1のカソード電極71、及び第2のカソード電極72から原料ガスとなるシリコン含有ガス等を供給する。
[0221]
 第1のカソード電極71に接続された第1の高周波電源91をオン状態とすることにより、第1のカソード電極71と、第1のアノード電極51との間においてプラズマ放電を生起する。また、第2のカソード電極72に接続された第2の高周波電源92をオン状態とすることにより、第2のカソード電極72と、第1のアノード電極51との間においてプラズマ放電を生起する。このプラズマ放電の生起により、原料ガスであるSiH4ガス、及びH2ガスを電離させ、第1ホルダ31に載置された第2の半導体基板である半導体基板1の表面に、第1の真性半導体層5Aとしての真性非晶質シリコン層を製膜し、第2ホルダ32に載置された第1の半導体基板である半導体基板1の裏面に、第2の真性半導体層5Bとしての真性非晶質シリコン層を製膜する。
[0222]
 この第1の真性半導体層製膜ステップと、上述した第2の真性半導体層製膜ステップとは、同一期間内に行われる。
[0223]
 このような方法により、半導体基板1の裏面側に所望の薄膜(本実施形態においては真性半導体層)を形成するための製膜室と、半導体基板1の表面側に前記所望の薄膜と共通の原料ガスを用いて形成される薄膜を形成するための製膜室とを、別々に設ける必要が無いため、インライン式の製造装置の小型化を実現することができる。
[0224]
 また、第2の真性半導体層製膜ステップと、上述した第1の真性半導体層製膜ステップとを、同一期間において実施することができるため、生産性の高いインライン式製造プロセスを実現することができる。
[0225]
[第1導電型半導体層製膜ステップ]
 次に、第1搬送閉路に配置された半導体基板1の表面側に、第1導電型半導体層を製膜する。具体的には、第2の半導体基板の表面に第1の真性半導体層5Aが製膜された後に、基板ホルダ200を第1導電型製膜室である第2の製膜室62内に移動させる。第2の製膜室62では、第1ホルダ31と第2ホルダ32との間に第2のアノード電極52が配置され、第1ホルダ31が上述した第3の製膜位置83に配置され、第2ホルダ32が上述した第4の製膜位置84に配置される。その後、第2の製膜室62の扉を閉め、第2の製膜室62内を真空状態にした後に、シャワーヘッド電極である第3のカソード電極73から第2の製膜室62内の第3の製膜位置83に、原料ガスとしてのSiH4ガス、及びH2ガスと、ドーパント添加ガスとしての水素希釈されたPH3ガスを供給する。なお、ドーパント不純物の添加量は微量でよいため、予めSiH4やH2で希釈された混合ガスを用いてもよい。
[0226]
 本実施形態においては、第2のアノード電極52に内蔵されたヒーターを用いて、第1ホルダ31に載置された第2の半導体基板を加熱し、第3の高周波電源93をオン状態とすることにより、第3のカソード電極73と、第2のアノード電極52との間においてプラズマ放電を生起する。このプラズマ放電の生起により、第1の真性半導体層5Aの表面側に、第1導電型半導体層としてのP型半導体層3を製膜する。
[0227]
 なお、この第1導電型半導体層製膜ステップは、上述した第2の製膜室通過ステップと同一期間に行うことが可能である。具体的には、第4のカソード電極74に接続された第4の高周波電源94をオフ状態のままとし第4の製膜位置84においては、第2ホルダ32に載置された第1の半導体基板に対してなんらの製膜を行わない状態としつつ、第3のカソード電極73に接続された第3の高周波電源93をオン状態とし、シャワーヘッド電極である第3のカソード電極73から、各種ガスを供給し、第3の製膜位置83においては、第1の半導体基板の表面側に形成された第1の真性半導体層5Aの表面に、P型半導体層3を形成することが可能である。
[0228]
[第3の製膜室通過ステップ]
 次に、第1搬送閉路に配置された半導体基板1が、その表面側が製膜されない状態において、第2導電型製膜室である第3の製膜室63を通過する。具体的には、第1の真性半導体層5Aの表面側にP型半導体層3が製膜されると、第2の製膜室62の扉を開け、基板ホルダ200を第3の製膜室63内に移動させる。第3の製膜室63内において、第1ホルダ31と第2ホルダ32との間に第3のアノード電極53が配置され、第1ホルダ31が上述した第5の製膜位置85に配置され、第2ホルダ32が上述した第6の製膜位置86に配置される。
[0229]
 本実施形態において、第3の製膜室63はN型半導体層4を製膜する製膜室であり、P型半導体層3の表面側においてはN型半導体層4を形成しないため、第5の製膜位置85に配置された第1ホルダ31に載置された半導体基板1に対しては、なんら製膜を行うことなく第3の製膜室63を通過させる。即ち、この第3の製膜室通過ステップにおいて、第5のカソード電極75に接続された第5の高周波電源95をオフ状態とし、第1ホルダ31に載置された半導体基板1に対して製膜がされない状態とする。その際、シャワーヘッド電極である第5のカソード電極75から、なんらのガスも供給されない状態としてもよい。第5のカソード電極75と第6のカソード電極76とが、共通のガスボンベに接続されている場合には、電磁弁を用いて第5のカソード電極75側へのガス供給のみを止めるようにしてもよい。
[0230]
 なお、この第3の製膜室通過ステップは、上述した第2導電型半導体層製膜ステップと同一期間に行うことが可能である。即ち、第5のカソード電極75に接続された第5の高周波電源95をオフ状態のままとし、第5の製膜位置85においては、第1ホルダ31に載置された第2の半導体基板に対してなんらの製膜を行わない状態としつつ、第6のカソード電極76に接続された第6の高周波電源96をオン状態とし、シャワーヘッド電極である第6のカソード電極76から、各種ガスを供給し、第6の製膜位置86においては、第1の半導体基板の表面側に形成された第2の真性半導体層5Bの裏面に、N型半導体層4を形成することが可能である。
[0231]
 なお、この第3の製膜室通過ステップの後に、図9を用いて上述した、透明導電層製膜ステップ、集電電極形成ステップを行ってもよい。
[0232]
 なお、本実施形態においては、第1導電型半導体をP型半導体、第2導電型半導体をN型半導体する方法を例に挙げて説明したが、第1導電型半導体をN型半導体、第2導電型半導体をP型半導体とする方法としてもよい。
[0233]
 なお、本実施形態において上述した製造方法における、半導体基板1の表面側、裏面側をすべて逆にした製造方法としてもよい。即ち、例えば第1の製膜室61、第2の製膜室62、及び第3の製膜室63において、第1の半導体基板の非受光面側(裏面側)を製膜し、第2の半導体基板の受光面側(表面側)を製膜する製造方法としてもよい。
[0234]
 なお、図3を用いて説明した基板ホルダ200は、第1ホルダ31と第2ホルダ32とが、保持部33により保持されており、第1ホルダ31と第2ホルダ32とが一体となっている例を示したが、本開示はその例に限定されない。例えば、図12に示すように、第1ホルダ31Aと第2ホルダ32Aとが別体に構成され、第1ホルダ31Aが、第1搬送閉路として、製膜装置300Bにおける第1の製膜室61の第1の製膜位置81、第2の製膜室62の第3の製膜位置83、第3の製膜室63の第5の製膜位置85を搬送された後、第1の搬送手段64Aにより再度、第1の製膜室61に搬送される方法としてもよい。同様に、第2ホルダ32Aが、第2搬送閉路として、製膜装置300Bにおける第1の製膜室61の第2の製膜位置82、第2の製膜室62の第4の製膜位置84、第3の製膜室63の第6の製膜位置86を搬送された後、第2の搬送手段64Bにより再度、第1の製膜室61に搬送される方法としてもよい。
[0235]
 この図12を用いて説明した例において、先に半導体基板1の表面側を製膜する場合においては、第1の搬送手段64Aにより第3の製膜室63から第1の製膜室61へと搬送される半導体基板1を、第1ホルダ31から取り出し、その裏面側が露出するように、第2の搬送手段64Bにより搬送されている第2ホルダ32に載置するようにすればよい。また、先に半導体基板1の裏面側を製膜する場合においては、第2の搬送手段64Bにより第3の製膜室63から第1の製膜室61へと搬送される半導体基板1を、第2ホルダ32から取り出し、その表面側が露出するように、第1の搬送手段64Aにより搬送れている第1ホルダ31に載置するようにすればよい。

請求の範囲

[請求項1]
 光電変換素子の製造方法であって、
 前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、
 前記製造方法は、第1の配置ステップ、第2の配置ステップ、及び第1の製膜ステップと、を含み、
 前記第1の配置ステップでは、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、
 前記第2の配置ステップでは、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2の製膜位置に配置し、
 前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行う、
 光電変換素子の製造方法。
[請求項2]
 前記第1の薄膜と前記第2の薄膜とは、共通の組成を有する、
 請求項1に記載の光電変換素子の製造方法。
[請求項3]
 前記第1の薄膜と前記第2の薄膜とは、共通の原料ガスを用いて形成される、
 請求項1又は2に記載の光電変換素子の製造方法。
[請求項4]
 前記第1の製膜ステップにおいて、前記第1の製膜位置における前記第1の薄膜の製膜条件と、前記第2の製膜位置における前記第2の薄膜の製膜条件と、を異ならせる、
 請求項1乃至3のいずれか一つに記載の光電変換素子の製造方法。
[請求項5]
 前記製造方法は、反転ステップと、搬送ステップと、を更に含み、
 前記反転ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板の前記第1の主面側と前記第2の主面側とを反転させ、
 前記搬送ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板を、前記第2の半導体基板として前記第1の製膜室内に搬送する、
 請求項1乃至4のいずれか一つに記載の光電変換素子の製造方法。
[請求項6]
 前記第1の製膜ステップにおいて形成する前記第1の薄膜、及び前記第2の薄膜は、真性半導体層である、
 請求項1乃至5のいずれか一つに記載の光電変換素子の製造方法。
[請求項7]
 前記第1の製膜室が、第1のカソード電極と、第2のカソード電極と、前記第1のカソード電極と前記第2のカソード電極との間に配置された第1のアノード電極と、を備え、
 前記第1の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第1のカソード電極側に向くように、前記第1の半導体基板を前記第1の製膜位置に配置し、
 前記第2の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第2のカソード電極側に向くように、前記第2の半導体基板を前記第2の製膜位置に配置し、
 前記第1の製膜ステップにおいて、前記第1の製膜位置と前記第2の製膜位置においてプラズマ放電を生起する、
 請求項1乃至6のいずれか一つに記載の光電変換素子の製造方法。
[請求項8]
 前記第1の配置ステップと前記第2の配置ステップとが略同時に行われる、
 請求項1乃至7のいずれか一つに記載の光電変換素子の製造方法。
[請求項9]
 前記製造方法は、第3の配置ステップと、第4の配置ステップと、第2の製膜ステップと、を更に含み、
 前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、
 前記第4の配置ステップでは、前記第2製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、
 前記第2の製膜ステップでは、前記第2の製膜室において、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する、
 請求項1乃至8のいずれか一つに記載の光電変換素子の製造方法。
[請求項10]
 前記第2の製膜室が、第3のカソード電極と、第4のカソード電極と、前記第3のカソード電極と前記第4のカソード電極との間に配置された第2のアノード電極と、を備え、
 前記第3の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第3のカソード電極側に向くように、前記第1の半導体基板を前記第3の製膜位置に配置し、
 前記第4の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第4のカソード電極側に向くように、前記第2の半導体基板を前記第4の製膜位置に配置し、
 前記第2の製膜ステップにおいて、前記第3の製膜位置においてプラズマ放電を生起する、
 請求項9に記載の光電変換素子の製造方法。
[請求項11]
 前記第2の製膜ステップにおいて、前記第4の製膜位置においては、前記第1導電型半導体層の形成に用いる原料ガスを供給しない、
 請求項10に記載の光電変換素子の製造方法。
[請求項12]
 前記第3の配置ステップと前記第4の配置ステップとが略同時に行われる、
 請求項9乃至11のいずれか一つに記載の光電変換素子の製造方法。
[請求項13]
 前記製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、
 前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、
 前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、
 前記第3の製膜ステップでは、前記第3の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する、
 請求項9乃至12のいずれか一つに記載の光電変換素子の製造方法。
[請求項14]
 前記第3の製膜室が、第5のカソード電極と、第6のカソード電極と、前記第5のカソード電極と前記第6のカソード電極との間に配置された第3のアノード電極と、を備え、
 前記第5の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第5のカソード電極側に向くように、前記第1の半導体基板を前記第5の製膜位置に配置し、
 前記第6の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第6のカソード電極側に向くように、前記第2の半導体基板を前記第6の製膜位置に配置し、
 前記第3の製膜ステップにおいて、前記第6の製膜位置においてプラズマ放電を生起する、
 請求項13に記載の光電変換素子の製造方法。
[請求項15]
 前記第3の製膜ステップにおいて、前記第5の製膜位置においては、前記第2導電型半導体層の形成に用いる原料ガスを供給しない、
 請求項14に記載の光電変換素子の製造方法。
[請求項16]
 前記第5の配置ステップと前記第6の配置ステップとが略同時に行われる、
 請求項13乃至15のいずれか一つに記載の光電変換素子の製造方法。
[請求項17]
 前記製造方法は、第3の配置ステップと、第4の配置ステップと、第2の製膜ステップと、を更に含み、
 前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、
 前記第4の配置ステップでは、前記第2の製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、
 前記第2の製膜ステップでは、前記第2の製膜室において、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する、
 請求項1乃至8のいずれか一つに記載の光電変換素子の製造方法。
[請求項18]
 前記製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、
 前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、
 前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、
 前記第3の製膜ステップでは、前記第3の製膜室において、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する、
 請求項17に記載の光電変換素子の製造方法。
[請求項19]
 前記製造方法は、第4の製膜ステップを更に含み、
 前記第4の製膜ステップでは、前記第3の製膜室に直列に接続された第4の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側に、第1の透明導電層を形成し、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側に、第2の透明導電層を形成する、
 請求項13乃至16、18のいずれか一つに記載の光電変換素子の製造方法。
[請求項20]
 前記製造方法は、第5の製膜ステップを更に含み、
 前記第5の製膜ステップでは、前記第4の製膜室に直列に接続された第5の製膜室において、前記第1の半導体基板における前記第1の透明導電層の前記第1の主面側に、第1の絶縁膜を形成し、前記第2の半導体基板における前記第2の透明導電層の前記第2の主面側に、第2の絶縁膜を形成する、
 請求項19に記載の光電変換素子の製造方法。
[請求項21]
 前記第2の半導体基板は、前記第1の製膜ステップにおいて前記第1の薄膜を形成された前記第1の半導体基板である、
 請求項1乃至20のいずれか一つに記載の光電変換素子の製造方法。
[請求項22]
 光電変換素子の製造方法であって、
 前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、第1の真性半導体層、半導体基板、第2の真性半導体層、及び第2導電型半導体層をこの順で含み、
 前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第1の真性半導体層形成ステップ、第1導電型半導体層形成ステップ、第2の真性半導体層形成ステップ、及び第2導電型半導体層形成ステップを含み、
 前記インライン式製膜装置は、第1の製膜室、第2の製膜室、及び第3の製膜室をこの順に備え、
 前記第1の真性半導体層形成ステップでは、前記第1の製膜室において、前記半導体基板の前記第1の主面側に第1の真性半導体層を形成し、
 前記第1導電型半導体層形成ステップでは、前記第2の製膜室において、前記第1の真性半導体層の前記第1の主面側に第1導電型半導体層を形成し、
 前記第2の真性半導体層形成ステップでは、前記第1の製膜室において、前記半導体基板の前記第2の主面側に第2の真性半導体層を形成し、
 前記第2導電型半導体層形成ステップでは、前記第3の製膜室において、前記第2の真性半導体層の前記第2の主面側に第2導電型半導体層を形成する、
 光電変換素子の製造方法。
[請求項23]
 前記第1導電型半導体層形成ステップの後に、前記半導体基板が前記第3の製膜室を通過する第3の製膜室通過ステップと、
 前記第2の真性半導体層形成ステップの後に、前記半導体基板が前記第2の製膜室を通過する第2の製膜室通過ステップと、
 を更に含む、請求項22に記載の光電変換素子の製造方法。
[請求項24]
 前記第2の真性半導体層形成ステップが、前記第3の製膜室通過ステップの後工程であり、
 前記第3の製膜室通過ステップの後であって、前記第2の真性半導体層形成ステップの前に、
 前記半導体基板を前記第1の製膜室に搬送する搬送ステップと、
 前記半導体基板の前記第2の主面側を露出させる露出ステップと、
 を更に含む、請求項23に記載の光電変換素子の製造方法。
[請求項25]
 前記第1の真性半導体層形成ステップが、前記第2導電型半導体層形成ステップの後工程であり、
 前記第2導電型半導体層形成ステップの後であって、前記第1の真性半導体層形成ステップの前に、
 前記半導体基板を前記第1の製膜室に搬送する搬送ステップと、
 前記半導体基板の前記第1の主面側を露出させる露出ステップと、
 を更に含む、請求項23に記載の光電変換素子の製造方法。
[請求項26]
 前記第2の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、
 前記第2の製膜室通過ステップにおいて、前記半導体基板の前記第2の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする、
 請求項23に記載の光電変換素子の製造方法。
[請求項27]
 前記第3の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、
 前記第3の製膜室通過ステップにおいて、前記半導体基板の前記第1の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする、
 請求項23に記載の光電変換素子の製造方法。
[請求項28]
 前記第1の製膜室が、第1の高周波電源に接続された第1のカソード電極と、第2の高周波電源に接続された第2のカソード電極と、前記第1のカソード電極と前記第2のカソード電極との間に配置された第1のアノード電極と、を備え、
 前記第1の真性半導体層形成ステップにおいて、前記半導体基板の前記第1の主面側が前記第1のカソード電極側に向くように、前記半導体基板を前記第1のカソード電極と前記第1のアノード電極との間に配置し、前記第1の高周波電源をオン状態とし、
 前記第2の真性半導体層形成ステップにおいて、前記半導体基板の前記第2の主面側が前記第2のカソード電極側に向くように、前記半導体基板を前記第2のカソード電極と前記第1のアノード電極との間に配置し、前記第2の高周波電源をオン状態とする、
 請求項22乃至27のいずれか一つに記載の光電変換素子の製造方法。
[請求項29]
 前記第2の製膜室が、第3の高周波電源に接続された第3のカソード電極と、第4の高周波電源に接続された第4のカソード電極と、前記第3のカソード電極と前記第4のカソード電極との間に配置された第2のアノード電極と、を備え、
 前記第1導電型半導体層形成ステップにおいて、前記半導体基板の前記第1の主面側が前記第3のカソード電極側に向くように、前記半導体基板を前記第3のカソード電極と前記第2のアノード電極との間に配置し、前記第3の高周波電源をオン状態とし、
 前記第2の製膜室通過ステップにおいて、前記半導体基板の前記第2の主面側が前記第4のカソード電極側に向くように、前記半導体基板を前記第4のカソード電極と前記第2のアノード電極との間に配置し、前記第4の高周波電源をオフ状態とする、
 請求項23に記載の光電変換素子の製造方法。
[請求項30]
 前記第3の製膜室が、第5の高周波電源に接続された第5のカソード電極と、第6の高周波電源に接続された第6のカソード電極と、前記第5のカソード電極と前記第6のカソード電極との間に配置された第3のアノード電極と、を備え、
 前記第3の製膜室通過ステップにおいて、前記半導体基板の前記第1の主面側が前記第5のカソード電極側に向くように、前記半導体基板を前記第5のカソード電極と前記第3のアノード電極との間に配置し、前記第5の高周波電源をオフ状態とし、
 前記第2導電型半導体層形成ステップにおいて、前記半導体基板の前記第2の主面側が前記第6のカソード電極側に向くように、前記半導体基板を前記第6のカソード電極と前記第3のアノード電極との間に配置し、前記第6の高周波電源をオン状態とする、
 請求項23に記載の光電変換素子の製造方法。
[請求項31]
 光電変換素子の製造方法であって、
 前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、半導体基板、及び第2導電型半導体層をこの順で含み、
 前記製造方法は、インライン式製膜装置を用いた製造方法であって、第1導電型半導体形成ステップと、第2導電型製膜室通過ステップと、第1導電型製膜室通過ステップと、第2導電型半導体層形成ステップと、を含み、
 前記インライン式製膜装置は、第1搬送閉路、第2搬送閉路、第1導電型製膜室、及び第2導電型製膜室を備え、
 前記第1搬送閉路は、前記光電変換素子の第1主面側を製膜する閉路であり、
 前記第2搬送閉路は、前記光電変換素子の第2主面側を製膜する閉路であり、
 前記第1導電型製膜室は、前記第1搬送閉路の一部と前記第2搬送閉路の一部とが配置され、
 前記第2導電型製膜室は、前記第1搬送閉路の他の一部と前記第2搬送閉路の他の一部とが配置され、前記第1導電型製膜室と直列に接続され、
 前記第1導電型半導体層形成ステップでは、前記第1導電型製膜室において、前記第1搬送閉路に配置された前記半導体基板の前記第1の主面側に第1導電型半導体層を形成し、
 前記第2導電型製膜室通過ステップでは、前記第1搬送閉路に配置された前記半導体基板が、前記第1主面側が製膜されない状態において前記第2導電型製膜室を通過し、
 前記第1導電型製膜室通過ステップでは、前記第2搬送閉路に配置された前記半導体基板が、前記第2主面側が製膜されない状態において前記第1導電型製膜室を通過し、
 前記第2導電型半導体層形成ステップでは、前記第2導電型製膜室において、前記第2搬送閉路に配置された前記半導体基板の前記第2の主面側に第2導電型半導体層を形成する、
 光電変換素子の製造方法。
[請求項32]
 前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行った後に、
 前記第1搬送閉路に配置された前記半導体基板が、前記第2の主面側が露出されるように、前記第2搬送閉路に移されるステップを更に含み、
 前記第2搬送閉路に移されるステップを行った後に、前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行う、
 請求項31に記載の光電変換素子の製造方法。
[請求項33]
 前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行った後に、
 前記第2搬送閉路に配置された前記半導体基板が、前記第1の主面側が露出されるように、前記第1搬送閉路に移されるステップを更に含み、
 前記第1搬送閉路に移されるステップを行った後に、前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行う、
 請求項31に記載の光電変換素子の製造方法。
[請求項34]
 前記第1導電型半導体層形成ステップと、前記第1導電型製膜室通過ステップと、が同一期間内に行われる、
 請求項31乃至33のいずれか一つに記載の光電変換素子の製造方法。
[請求項35]
 前記第2導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、が同一期間内に行われる、
 請求項31乃至34のいずれか一つに記載の光電変換素子の製造方法。

補正された請求の範囲(条約第19条)
[ 2018年11月14日 ( 14.11.2018 )  国際事務局受理 ]

[1]
[補正後] 光電変換素子の製造方法であって、
 前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1の薄膜、半導体基板、及び第2の薄膜をこの順で含み、
 前記製造方法は、第1の配置ステップ、第2の配置ステップ、第1の製膜ステップ、反転ステップ、及び搬送ステップを含み、
 前記第1の配置ステップでは、前記第1の薄膜及び前記第2の薄膜が形成されていない第1の半導体基板を、第1の製膜室における第1の製膜位置に配置し、
 前記第2の配置ステップでは、前記第1の主面側には少なくとも前記第1の薄膜が形成され、前記第2の主面側には前記第2の薄膜が形成されていない第2の半導体基板を、前記第1の製膜室における第2
の製膜位置に配置し、
 前記第1の製膜ステップでは、前記第1の製膜室において、前記第1の薄膜を前記第1の半導体基板の前記第1の主面側に形成する工程と、前記第2の薄膜を前記第2の半導体基板の前記第2の主面側に形成する工程と、を同一期間内に行い、
 前記反転ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板の前記第1の主面側と前記第2の主面側とを反転させ、
 前記搬送ステップでは、前記第1の製膜ステップを経た前記第1の半導体基板を、前記第2の半導体基板として前記第1の製膜室内に搬送する、
 光電変換素子の製造方法。
[2]
 前記第1の薄膜と前記第2の薄膜とは、共通の組成を有する、
 請求項1に記載の光電変換素子の製造方法。
[3]
 前記第1の薄膜と前記第2の薄膜とは、共通の原料ガスを用いて形成される、
 請求項1又は2に記載の光電変換素子の製造方法。
[4]
 前記第1の製膜ステップにおいて、前記第1の製膜位置における前記第1の薄膜の製膜条件と、前記第2の製膜位置における前記第2の薄膜の製膜条件と、を異ならせる、
 請求項1乃至3のいずれか一つに記載の光電変換素子の製造方法。
[5]
[削除]
[6]
[補正後] 前記第1の製膜ステップにおいて形成する前記第1の薄膜、及び前記第2の薄膜は、真性半導体層である、
 請求項1乃至4のいずれか一つに記載の光電変換素子の製造方法。
[7]
[補正後] 前記第1の製膜室が、第1のカソード電極と、第2のカソード電極と、前記第1のカソード電極と前記第2のカソード電極との間に配置された第1のアノード電極と、を備え、
 前記第1の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第1のカソード電極側に向くように、前記第1の半導体基板を前記第1の製膜位置に配置し、
 前記第2の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第2のカソード電極側に向くように、前記第2の半導体基板を前記第2の製膜位置に配置し、
 前記第1の製膜ステップにおいて、前記第1の製膜位置と前記第2の製膜位置においてプラズマ放電を生起する、
 請求項1乃至4、請求項6のいずれか一つに記載の光電変換素子の製造方法。
[8]
[補正後] 前記第1の配置ステップと前記第2の配置ステップとが略同時に行われる、
 請求項1乃至4、請求項6乃至7のいずれか一つに記載の光電変換素子の製造方法。
[9]
[補正後] 前記製造方法は、第3の配置ステップと、第4の配置ステップと、第2の製膜ステップと、を更に含み、
 前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、
 前記第4の配置ステップでは、前記第2製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、
 前記第2の製膜ステップでは、前記第2の製膜室において、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する、
 請求項1乃至4、請求項6乃至8のいずれか一つに記載の光電変換素子の製造方法。
[10]
 前記第2の製膜室が、第3のカソード電極と、第4のカソード電極と、前記第3のカソード電極と前記第4のカソード電極との間に配置された第2のアノード電極と、を備え、
 前記第3の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第3のカソード電極側に向くように、前記第1の半導体基板を前記第3の製膜位置に配置し、
 前記第4の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第4のカソード電極側に向くように、前記第2の半導体基板を前記第4の製膜位置に配置し、
 前記第2の製膜ステップにおいて、前記第3の製膜位置においてプラズマ放電を生起する、
 請求項9に記載の光電変換素子の製造方法。
[11]
 前記第2の製膜ステップにおいて、前記第4の製膜位置においては、前記第1導電型半導体層の形成に用いる原料ガスを供給しない、
 請求項10に記載の光電変換素子の製造方法。
[12]
 前記第3の配置ステップと前記第4の配置ステップとが略同時に行われる、
 請求項9乃至11のいずれか一つに記載の光電変換素子の製造方法。
[13]
 前記製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、
 前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、
 前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、
 前記第3の製膜ステップでは、前記第3の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する、
 請求項9乃至12のいずれか一つに記載の光電変換素子の製造方法。
[14]
 前記第3の製膜室が、第5のカソード電極と、第6のカソード電極と、前記第5のカソード電極と前記第6のカソード電極との間に配置された第3のアノード電極と、を備え、
 前記第5の配置ステップにおいて、前記第1の半導体基板の前記第1の主面側が前記第5のカソード電極側に向くように、前記第1の半導体基板を前記第5の製膜位置に配置し、
 前記第6の配置ステップにおいて、前記第2の半導体基板の前記第2の主面側が前記第6のカソード電極側に向くように、前記第2の半導体基板を前記第6の製膜位置に配置し、
 前記第3の製膜ステップにおいて、前記第6の製膜位置においてプラズマ放電を生起する、
 請求項13に記載の光電変換素子の製造方法。
[15]
 前記第3の製膜ステップにおいて、前記第5の製膜位置においては、前記第2導電型半導体層の形成に用いる原料ガスを供給しない、
 請求項14に記載の光電変換素子の製造方法。
[16]
 前記第5の配置ステップと前記第6の配置ステップとが略同時に行われる、
 請求項13乃至15のいずれか一つに記載の光電変換素子の製造方法。
[17]
[補正後] 前記製造方法は、第3の配置ステップと、第4の配置ステップと、第2の製膜ステップと、を更に含み、
 前記第3の配置ステップでは、前記第1の製膜室に直列に接続された第2の製膜室において、前記第1の半導体基板を、前記第2の製膜室における第3の製膜位置に配置し、
 前記第4の配置ステップでは、前記第2の製膜室において、前記第2の半導体基板を、前記第2の製膜室における第4の製膜位置に配置し、
 前記第2の製膜ステップでは、前記第2の製膜室において、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、第2導電型半導体層を形成せずに、前記第2の半導体基板における前記第2の薄膜の前記第2の主面側には、前記第2導電型半導体層を形成する、
 請求項1乃至4、請求項6乃至8のいずれか一つに記載の光電変換素子の製造方法。
[18]
 前記製造方法は、第5の配置ステップと、第6の配置ステップと、第3の製膜ステップと、を更に含み、
 前記第5の配置ステップでは、前記第2の製膜室に直列に接続された第3の製膜室において、前記第1の半導体基板を、前記第3の製膜室における第5の製膜位置に配置し、
 前記第6の配置ステップでは、前記第3の製膜室において、前記第2の半導体基板を、前記第3の製膜室における第6の製膜位置に配置し、
 前記第3の製膜ステップでは、前記第3の製膜室において、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側には、第1導電型半導体層を形成せずに、前記第1の半導体基板における前記第1の薄膜の前記第1の主面側には、前記第1導電型半導体層を形成する、
 請求項17に記載の光電変換素子の製造方法。
[19]
 前記製造方法は、第4の製膜ステップを更に含み、
 前記第4の製膜ステップでは、前記第3の製膜室に直列に接続された第4の製膜室において、前記第1の半導体基板における前記第1導電型半導体層の前記第1の主面側に、第1の透明導電層を形成し、前記第2の半導体基板における前記第2導電型半導体層の前記第2の主面側に、第2の透明導電層を形成する、
 請求項13乃至16、18のいずれか一つに記載の光電変換素子の製造方法。
[20]
 前記製造方法は、第5の製膜ステップを更に含み、
 前記第5の製膜ステップでは、前記第4の製膜室に直列に接続された第5の製膜室において、前記第1の半導体基板における前記第1の透明導電層の前記第1の主面側に、第1の絶縁膜を形成し、前記第2の半導体基板における前記第2の透明導電層の前記第2の主面側に、第2の絶縁膜を形成する、
 請求項19に記載の光電変換素子の製造方法。
[21]
[補正後] 前記第2の半導体基板は、前記第1の製膜ステップにおいて前記第1の薄膜を形成された前記第1の半導体基板である、
 請求項1乃至4、請求項6乃至20のいずれか一つに記載の光電変換素子の製造方法。
[22]
[補正後] 光電変換素子の製造方法であって、
 前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、第1の真性半導体層、半導体基板、第2の真性半導体層、及び第2導電型半導体層をこの順で含み、
 前記製造方法は、複数の製膜室が直列に接続されてなるインライン式製膜装置を用いる製造方法であって、第1の真性半導体層形成ステップ、第1導電型半導体層形成ステップ、第3の製膜室通過ステップ、第2の真性半導体層形成ステップ、第2の製膜室通過ステップ、及び第2導電型半導体層形成ステップを含み、
 前記インライン式製膜装置は、第1の製膜室、第2の製膜室、及び第3の製膜室をこの順に備え、
 前記第1の真性半導体層形成ステップでは、前記第1の製膜室において、前記半導体基板の前記第1の主面側に第1の真性半導体層を形成し、
 前記第1導電型半導体層形成ステップでは、前記第2の製膜室において、前記第1の真性半導体層の前記第1の主面側に第1導電型半導体層を形成し、
 前記第3の製膜室通過ステップでは、前記第1導電型半導体層形成ステップの後に、前記半導体基板が前記第3の製膜室を通過し、
 前記第2の真性半導体層形成ステップでは、前記第1の製膜室において、前記半導体基板の前記第2の主面側に第2の真性半導体層を形成し、
 前記第2の製膜室通過ステップでは、前記第2の真性半導体層形成ステップの後に、前記半導体基板が前記第2の製膜室を通過し、
 前記第2導電型半導体層形成ステップでは、前記第3の製膜室において、前記第2の真性半導体層の前記第2の主面側に第2導電型半導体層を形成する、
 光電変換素子の製造方法。
[23]
[削除]
[24]
[補正後] 前記第2の真性半導体層形成ステップが、前記第3の製膜室通過ステップの後工程であり、
 前記第3の製膜室通過ステップの後であって、前記第2の真性半導体層形成ステップの前に、
 前記半導体基板を前記第1の製膜室に搬送する搬送ステップと、
 前記半導体基板の前記第2の主面側を露出させる露出ステップと、
 を更に含む、請求項22に記載の光電変換素子の製造方法。
[25]
[補正後] 前記第1の真性半導体層形成ステップが、前記第2導電型半導体層形成ステップの後工程であり、
 前記第2導電型半導体層形成ステップの後であって、前記第1の真性半導体層形成ステップの前に、
 前記半導体基板を前記第1の製膜室に搬送する搬送ステップと、
 前記半導体基板の前記第1の主面側を露出させる露出ステップと、
 を更に含む、請求項22に記載の光電変換素子の製造方法。
[26]
[補正後] 前記第2の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、
 前記第2の製膜室通過ステップにおいて、前記半導体基板の前記第2の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源をオフ状態とする、
 請求項22に記載の光電変換素子の製造方法。
[27]
[補正後] 前記第3の製膜室が、高周波電源に接続されたカソード電極と、前記カソード電極と対向するように配置されたアノード電極と、を備え、
 前記第3の製膜室通過ステップにおいて、前記半導体基板の前記第1の主面側が前記カソード電極側に向くように、前記半導体基板を前記カソード電極と前記アノード電極との間に配置し、前記高周波電源
をオフ状態とする、
 請求項22に記載の光電変換素子の製造方法。
[28]
[補正後] 前記第1の製膜室が、第1の高周波電源に接続された第1のカソード電極と、第2の高周波電源に接続された第2のカソード電極と、前記第1のカソード電極と前記第2のカソード電極との間に配置された第1のアノード電極と、を備え、
 前記第1の真性半導体層形成ステップにおいて、前記半導体基板の前記第1の主面側が前記第1のカソード電極側に向くように、前記半導体基板を前記第1のカソード電極と前記第1のアノード電極との間に配置し、前記第1の高周波電源をオン状態とし、
 前記第2の真性半導体層形成ステップにおいて、前記半導体基板の前記第2の主面側が前記第2のカソード電極側に向くように、前記半導体基板を前記第2のカソード電極と前記第1のアノード電極との間に配置し、前記第2の高周波電源をオン状態とする、
 請求項22、請求項24乃至27のいずれか一つに記載の光電変換素子の製造方法。
[29]
[補正後] 前記第2の製膜室が、第3の高周波電源に接続された第3のカソード電極と、第4の高周波電源に接続された第4のカソード電極と、前記第3のカソード電極と前記第4のカソード電極との間に配置された第2のアノード電極と、を備え、
 前記第1導電型半導体層形成ステップにおいて、前記半導体基板の前記第1の主面側が前記第3のカソード電極側に向くように、前記半導体基板を前記第3のカソード電極と前記第2のアノード電極との間に配置し、前記第3の高周波電源をオン状態とし、
 前記第2の製膜室通過ステップにおいて、前記半導体基板の前記第2の主面側が前記第4のカソード電極側に向くように、前記半導体基板を前記第4のカソード電極と前記第2のアノード電極との間に配置し、前記第4の高周波電源をオフ状態とする、
 請求項22に記載の光電変換素子の製造方法。
[30]
[補正後] 前記第3の製膜室が、第5の高周波電源に接続された第5のカソード電極と、第6の高周波電源に接続された第6のカソード電極と、前記第5のカソード電極と前記第6のカソード電極との間に配置された第3のアノード電極と、を備え、
 前記第3の製膜室通過ステップにおいて、前記半導体基板の前記第1の主面側が前記第5のカソード電極側に向くように、前記半導体基板を前記第5のカソード電極と前記第3のアノード電極との間に配置し、前記第5の高周波電源をオフ状態とし、
 前記第2導電型半導体層形成ステップにおいて、前記半導体基板の前記第2の主面側が前記第6のカソード電極側に向くように、前記半導体基板を前記第6のカソード電極と前記第3のアノード電極との間に配置し、前記第6の高周波電源をオン状態とする、
 請求項22に記載の光電変換素子の製造方法。
[31]
 光電変換素子の製造方法であって、
 前記光電変換素子は、第1の主面及び第2の主面を有し、少なくとも第1導電型半導体層、半導体基板、及び第2導電型半導体層をこの順で含み、
 前記製造方法は、インライン式製膜装置を用いた製造方法であって、第1導電型半導体形成ステップと、第2導電型製膜室通過ステップと、第1導電型製膜室通過ステップと、第2導電型半導体層形成ステップと、を含み、
 前記インライン式製膜装置は、第1搬送閉路、第2搬送閉路、第1導電型製膜室、及び第2導電型製膜室を備え、
 前記第1搬送閉路は、前記光電変換素子の第1主面側を製膜する閉路であり、
 前記第2搬送閉路は、前記光電変換素子の第2主面側を製膜する閉路であり、
 前記第1導電型製膜室は、前記第1搬送閉路の一部と前記第2搬送閉路の一部とが配置され、
 前記第2導電型製膜室は、前記第1搬送閉路の他の一部と前記第2搬送閉路の他の一部とが配置され、前記第1導電型製膜室と直列に接続され、
 前記第1導電型半導体層形成ステップでは、前記第1導電型製膜室において、前記第1搬送閉路に配置された前記半導体基板の前記第1の主面側に第1導電型半導体層を形成し、
 前記第2導電型製膜室通過ステップでは、前記第1搬送閉路に配置された前記半導体基板が、前記第1主面側が製膜されない状態において前記第2導電型製膜室を通過し、
 前記第1導電型製膜室通過ステップでは、前記第2搬送閉路に配置された前記半導体基板が、前記第2主面側が製膜されない状態において前記第1導電型製膜室を通過し、
 前記第2導電型半導体層形成ステップでは、前記第2導電型製膜室において、前記第2搬送閉路に配置された前記半導体基板の前記第2の主面側に第2導電型半導体層を形成する、
 光電変換素子の製造方法。
[32]
 前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行った後に、
 前記第1搬送閉路に配置された前記半導体基板が、前記第2の主面側が露出されるように、前記第2搬送閉路に移されるステップを更に含み、
 前記第2搬送閉路に移されるステップを行った後に、前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行う、
 請求項31に記載の光電変換素子の製造方法。
[33]
 前記第1導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、を行った後に、
 前記第2搬送閉路に配置された前記半導体基板が、前記第1の主面側が露出されるように、前記第1搬送閉路に移されるステップを更に含み、
 前記第1搬送閉路に移されるステップを行った後に、前記第1導電型半導体層形成ステップと、前記第2導電型製膜室通過ステップと、を行う、
 請求項31に記載の光電変換素子の製造方法。
[34]
 前記第1導電型半導体層形成ステップと、前記第1導電型製膜室通過ステップと、が同一期間内に行われる、
 請求項31乃至33のいずれか一つに記載の光電変換素子の製造方法。
[35]
 前記第2導電型製膜室通過ステップと、前記第2導電型半導体層形成ステップと、が同一期間内に行われる、
 請求項31乃至34のいずれか一つに記載の光電変換素子の製造方法。


条約第19条(1)に基づく説明書
 請求項1 に、国際調査報告において新規性・進歩性を有するとの見解を得た、出願時の 請求項 5の限定事項を追加しました。
 請求項2乃至4、請求項6乃至21は上記補正済みの請求項1に従属しております。
 請求項22に、国際調査報告おいて新規性・進歩性を有するとの見解を得た、出願時の請求項23の限定事項を追加しました。
 請求項24乃至30は、上記補正済みの請求項22に従属しております。
 請求項31乃至35は、国際調査報告において新規性・進歩性を有するとの見解を得ております。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]