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1. (WO2019029785) HARDWARE CIRCUIT
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Pub. No.: WO/2019/029785 International Application No.: PCT/EP2017/069927
Publication Date: 14.02.2019 International Filing Date: 07.08.2017
IPC:
G06N 3/063 (2006.01) ,G06F 17/15 (2006.01) ,G06N 3/04 (2006.01) ,G06K 9/00 (2006.01) ,G06K 9/46 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
N
COMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3
Computer systems based on biological models
02
using neural network models
06
Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
063
using electronic means
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
17
Digital computing or data processing equipment or methods, specially adapted for specific functions
10
Complex mathematical operations
15
Correlation function computation
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
N
COMPUTER SYSTEMS BASED ON SPECIFIC COMPUTATIONAL MODELS
3
Computer systems based on biological models
02
using neural network models
04
Architecture, e.g. interconnection topology
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
K
RECOGNITION OF DATA; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
9
Methods or arrangements for reading or recognising printed or written characters or for recognising patterns, e.g. fingerprints
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
K
RECOGNITION OF DATA; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
9
Methods or arrangements for reading or recognising printed or written characters or for recognising patterns, e.g. fingerprints
36
Image preprocessing, i.e. processing the image information without deciding about the identity of the image
46
Extraction of features or characteristics of the image
Applicants:
RENESAS ELECTRONICS CORPORATION [JP/JP]; Toyosu Foresia 3-2-24 Toyosu Koto-ku Tokyo, 135-0061, JP
RENESAS ELECTRONICS EUROPE GMBH [DE/DE]; Arcadiastrasse 10 40472 Duesseldorf, DE (MG)
Inventors:
NAHR, Matthias; DE
Agent:
PIOTROWICZ, Pawel; GB
JUMP, Timothy; GB
WALASKI, Jan; GB
GREY, Ian; GB
GILL, Siân; GB
DERRY, Paul; GB
ELEND, Almut; GB
HUTTER, Anton; GB
HEWETT, Jonathan; GB
HARRISON, Philip; GB
RUSSELL, Tim; GB
JOHNSON, Stephen; GB
BROWN, Alexander; GB
CHETTLE, John; GB
ANDERSON, Oliver; GB
HANDLEY, Matthew; GB
MAYS, Julie; GB
TAOR, Simon; GB
MCNAMARA, Kathryn; GB
CORK, Robert; GB
GILANI, Anwar; GB
MCDOUGALL, James; GB
SHELTON, Ruth; GB
JONES, Nicholas; GB
CLARK, Jonathan; GB
DAINTY, Katherine; GB
FLETCHER, Scott; GB
HUDSON, George; GB
KENNEDY, Richard; GB
LEANSE, Thomas; GB
PETTY, Catrin; GB
SAYER, Robert; GB
Priority Data:
Title (EN) HARDWARE CIRCUIT
(FR) CIRCUIT MATÉRIEL
Abstract:
(EN) A hardware circuit (1) in which integer numbers are used to represent fixed-point numbers having an integer part and a fractional part is disclosed. The hardware circuit comprises a multiply-accumulate unit (8) configured to perform convolution operations using input data (3) and weights (11) and, in dependence thereon, to generate an intermediate result (12). The hardware circuit comprises a bias bit shifter (18) configured to shift a bias value (16) bitwise by a bias shift value (19) so as to provide a bit-shifted bias value (14), a carry bit shifter (22) configured to shift a carry value (20) bitwise by a carry shift value (23) so as to provide a bit-shifted carry value (15), an adder tree (13) configured to add the intermediate result (12), the bit-shifted bias value (14) and the bit-shifted carry value (15) so as to provide a multiple-accumulate result (24) and a multiply-accumulate bit shifter (25) configured to shift the multiple-accumulate result (24) bitwise by a multiply-accumulate shift value (26) so as to provide a bit-shifted multiply-accumulate result (27). The hardware circuit comprises a post-processing stage (28) configured to receive the bit-shifted multiply-accumulate result and, in dependence thereon, to generate output data. The hardware circuit is configured to receive a set of input data as a series of portions of data and, for each portion of data, to generate a corresponding portion of output data. The hardware circuit further comprises a maximum/minimum handler (30) configured to count, in a given set of output data, first and second numbers of values of output data that exceed a first threshold or fall below a second threshold respectively and to determine whether the first number exceeds a third threshold or the second number exceeds a fourth threshold respectively and, if so, to output a first value (UV) stored in a first table (31) indicative of whether the first number exceeds the third threshold and/or the second number exceeds the fourth threshold for the given set of input data; and a controller (34) configured to update a second value (OCFP) stored in a second table (32) to be used for the next set of input data in dependence of the first value, and to set the bias shift value (19), the carry shift value (23) and the multiply-accumulate shift value (26) in dependence on the updated second value.
(FR) L'invention concerne un circuit matériel (1) dans lequel des nombres entiers sont utilisés pour représenter des nombres à virgule fixe ayant une partie entière et une partie décimale. Le circuit matériel comprend une unité de multiplication-accumulation (8) configurée pour effectuer des opérations de convolution à l'aide de données d'entrée (3) et de poids (11) et pour générer, en fonction desdites opérations de convolution, un résultat intermédiaire (12). Le circuit matériel comprend un décaleur de bit de polarisation (18) configuré pour décaler une valeur de polarisation (16) au niveau de bits par une valeur de décalage de polarisation (19) de façon à fournir une valeur de polarisation à décalage binaire (14), un décaleur de bit de report (22) configuré pour décaler une valeur de report (20) au niveau de bits par une valeur de décalage de report (23) de façon à fournir une valeur de report à décalage binaire (15), un arbre d'additionneurs (13) configuré pour ajouter le résultat intermédiaire (12), la valeur de polarisation à décalage binaire (14) et la valeur de report à décalage binaire (15) de façon à fournir un résultat de multiplication-accumulation (24) et un décaleur de bit (25) de multiplication-accumulation configuré pour décaler le résultat de multiplication-accumulation (24) au niveau de bits par une valeur de décalage de multiplication-accumulation (26) de façon à fournir un résultat de multiplication-accumulation à décalage binaire (27). Le circuit matériel comprend un étage de post-traitement (28) configuré pour recevoir le résultat de multiplication-accumulation à décalage binaire et pour générer, en fonction dudit résultat, des données de sortie. Le circuit matériel est configuré pour recevoir un ensemble de données d'entrée en tant que séries de parties de données et pour générer, pour chaque partie de données, une partie correspondante de données de sortie. Le circuit matériel comprend en outre un gestionnaire de maximum/minimum (30) configuré pour compter, dans un ensemble donné de données de sortie, un premier et un second nombre de valeurs de données de sortie qui dépassent respectivement un premier seuil ou qui sont inférieurs à un deuxième seuil et pour déterminer si le premier nombre dépasse respectivement un troisième seuil ou si le second nombre dépasse un quatrième seuil et, si tel est le cas, émission d'une première valeur (UV) stockée dans une première table (31) indiquant si le premier nombre dépasse le troisième seuil et/ou si le second nombre dépasse le quatrième seuil pour l'ensemble donné de données d'entrée ; et un contrôleur (34) configuré pour mettre à jour une seconde valeur (OCFP) stockée dans une seconde table (32) devant être utilisée pour l'ensemble suivant de données d'entrée en fonction de la première valeur, et pour régler la valeur de décalage de polarisation (19), la valeur de décalage de report (23) et la valeur de décalage de multiplication-accumulation (26) en fonction de la seconde valeur mise à jour.
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Publication Language: English (EN)
Filing Language: English (EN)