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1. (WO2019029071) SHIFT-REGISTER CIRCUIT, GATE-DRIVING CIRCUIT, AND ARRAY SUBSTRATE OF A DISPLAY PANEL
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Pub. No.: WO/2019/029071 International Application No.: PCT/CN2017/115598
Publication Date: 14.02.2019 International Filing Date: 12.12.2017
IPC:
G09G 3/20 (2006.01)
G PHYSICS
09
EDUCATING; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
G
ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
3
Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix
Applicants:
BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No.10 Jiuxianqiao Rd., Chaoyang District, Beijing 100015, CN
CHONGQING BOE OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; No.7 Yunhan Rd., Shuitu Hi-tech Industrial Zone, Beibei District Chongqing 400714, CN
Inventors:
LIANG, Xuebo; CN
TANG, Xiuzhu; CN
QIAN, Qian; CN
CHEN, Shuai; CN
ZHAO, Jingpeng; CN
TANG, Taoliang; CN
DONG, Xing; CN
XIONG, Lijun; CN
TIAN, Zhenguo; CN
HU, Shuang; CN
Agent:
TEE & HOWE INTELLECTUAL PROPERTY ATTORNEYS; Yuan CHEN 10th Floor, Tower D, Minsheng Financial Center, 28 Jianguomennei Avenue, Dongcheng District, Beijing 100005, CN
Priority Data:
201710685926.211.08.2017CN
Title (EN) SHIFT-REGISTER CIRCUIT, GATE-DRIVING CIRCUIT, AND ARRAY SUBSTRATE OF A DISPLAY PANEL
(FR) CIRCUIT DE REGISTRE À DÉCALAGE, CIRCUIT D'ATTAQUE DE GRILLE ET SUBSTRAT DE RÉSEAU D'UN PANNEAU D'AFFICHAGE
Abstract:
(EN) A shift-register circuit configured as one of a plurality of shift-register units cascaded in series. The shift-register circuit includes a pull-up sub-circuit (2) coupled to a pull-up node (PU), a first clock port (CLK), and an output port (OUTPUT). The pull-up sub-circuit (2) is configured to pass a first clock signal from the first clock port (CLK) to the output port (OUTPUT) when the pull-up node (PU) is set to a turn-on voltage. Additionally, the shift-register circuit includes a chamfering sub-circuit (1) coupled to the pull-up node (PU), the first clock port (CLK), a chamfering clock port (CLKB), and the output port(OUTPUT). The chamfering sub-circuit (1) is configured to pass a chamfering clock signal from the chamfering clock port (CLKB) to the output port (OUTPUT). The chamfering clock signal (CLKB) is at the turn-on voltage simultaneously with the first clock signal and becomes a turn-off voltage slightly earlier in time than the first clock signal.
(FR) L'invention concerne un circuit de registre à décalage qui est configuré sous la forme d'une unité de registre à décalage parmi une pluralité d'unités de registre à décalage montées en cascade en série. Le circuit de registre à décalage comprend un sous-circuit de rappel vers le niveau haut (2) couplé à un nœud de rappel vers le niveau haut (PU), un premier port d'horloge (CLK) et un port de sortie (SORTIE). Le sous-circuit de rappel vers le niveau haut (2) est configuré afin d'émettre un premier signal d'horloge du premier port d'horloge (CLK) au port de sortie (SORTIE) lorsque le nœud de rappel vers le niveau haut (PU) est réglé à une tension de mise en marche. De plus, le circuit de registre à décalage comprend un sous-circuit de chanfreinage (1) couplé au nœud de rappel vers le niveau haut (PU), au premier port d'horloge (CLK), à un port d'horloge de chanfreinage (CLKB) et au port de sortie (SORTIE). Le sous-circuit de chanfreinage (1) est configuré afin d'émettre un signal d'horloge de chanfreinage du port d'horloge de chanfreinage (CLKB) au port de sortie (SORTIE). Le signal d'horloge de chanfreinage (CLKB) se trouve à la tension de mise en marche simultanément avec le premier signal d'horloge et devient une tension d'arrêt légèrement plus tôt dans le temps que le premier signal d'horloge.
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EP3465670