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1. (WO2019024976) OFFSET CANCELLATION
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Pub. No.: WO/2019/024976 International Application No.: PCT/EP2017/069333
Publication Date: 07.02.2019 International Filing Date: 31.07.2017
IPC:
H03F 1/30 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
F
AMPLIFIERS
1
Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
30
Modifications of amplifiers to reduce influence of variations of temperature or supply voltage
Applicants:
RENESAS ELECTRONICS CORPORATION [JP/JP]; Toyosu Foresia 3-2-24 Toyosu Koto-ku Tokyo, 135-0061, JP
RENESAS ELECTRONICS EUROPE GMBH [DE/DE]; Arcadiastrasse 10 40472 Duesseldorf, DE (MG)
Inventors:
NAGHED, Mohsen; DE
Agent:
PIOTROWICZ, Pawel; GB
JUMP, Timothy; GB
WALASKI, Jan; GB
GREY, Ian; GB
GILL, Siân; GB
DERRY, Paul; GB
ELEND, Almut; GB
HUTTER, Anton; GB
HEWETT, Jonathan; GB
HARRISON, Philip; GB
RUSSELL, Tim; GB
JOHNSON, Stephen; GB
BROWN, Alexander; GB
CHETTLE, John; GB
ANDERSON, Oliver; GB
HANDLEY, Matthew; GB
MAYS, Julie; GB
TAOR, Simon; GB
MCNAMARA, Kathryn; GB
CORK, Robert; GB
GILANI, Anwar; GB
MCDOUGALL, James; GB
SHELTON, Ruth; GB
JONES, Nicholas; GB
CLARK, Jonathan; GB
DAINTY, Katherine; GB
FLETCHER, Scott; GB
HUDSON, George; GB
KENNEDY, Richard; GB
LEANSE, Thomas; GB
PETTY, Catrin; GB
SAYER, Robert; GB
Priority Data:
Title (EN) OFFSET CANCELLATION
(FR) SUPPRESSION DE DÉCALAGE
Abstract:
(EN) Apparatus for performing offset cancellation is disclosed. The apparatus comprises a gating circuit (6) for receiving an analogue signal (3) from a source (2) and providing a gated analogue signal (9) to an analogue circuit (10), a gating controller (7; 14; Fig. 1) and a digital processor (14; Fig. 1) for receiving a digital signal (13) converted from an analogue output (11) from the analogue circuit (10). The gating circuit comprises at least one path (2), each path respectively comprising, an input terminal (22), an output terminal (23), a node (24) interposed between the input and output terminals, a first transistor (Q1) having a channel arranged between the input terminal and the node, and a second transistor (Q3) having channel arranged between the node and a fixed reference, such as ground (GND). The gating controller is configured, in a first time window (1A), to switch the first transistor so that the input terminal and the output terminal are decoupled and to switch the second transistor so that the node is coupled to the fixed reference. The gating controller is configured, in a second, different time window (1B), to switch the second transistor so that the node and the fixed reference are decoupled and to switch the first transistor so that the input terminal is coupled to the input terminal. The digital processor is configured, in the first time window, to take a first measurement of the digital signal, and, in the second, different time window, to take a second measurement of the digital signal. The digital processor configured to subtract the first measurement from the second measurement.
(FR) L’invention concerne un appareil destiné à procéder à une suppression de décalage. L’appareil comprend un circuit de grille (6) destiné à recevoir un signal analogique (3) d’une source (2) et émettant un signal analogique (9) à grille à un circuit analogique (10), et un contrôleur de grille (7; 14; Fig. 1) et un processeur numérique (14; Fig. 1) destiné à recevoir un signal numérique (13) converti à partir d’une sortie analogique (11) provenant du circuit analogique (10). Le circuit de grille comprend au moins un chemin (2), chaque chemin comprenant respectivement une borne d’entrée (22), une borne de sortie (23), un nœud (24) intercalé entre les bornes d’entrée et de sortie, un premier transistor (Q1) ayant un canal agencé entre la borne d’entrée et le nœud, et un deuxième transistor (Q3) ayant un canal agencé entre le nœud et une référence fixe, de type masse (GND). Le contrôleur de grille est configuré, dans une première fenêtre de temps (1A), pour commuter le premier transistor de sorte que la borne d’entrée et la borne de sortie sont découplées et pour commuter le deuxième transistor de sorte que le nœud est couplé à la référence fixe. Le contrôleur de grille est configuré, dans une deuxième fenêtre de temps (1B) différente, pour commuter le deuxième transistor de sorte que le nœud et la référence fixe sont découplés et pour commuter le premier transistor de sorte que la borne d’entrée est couplée à la borne d’entrée. Le processeur numérique est configuré, dans la première fenêtre de temps, pour prendre une première mesure du signal numérique, et, dans la deuxième fenêtre de temps différente, pour prendre une deuxième mesure du signal numérique. Le processeur numérique est configuré pour soustraire la première mesure de la deuxième mesure.
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