Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2019024906) LDMOS COMPONENT, MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE
Document

说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153  

权利要求书

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20  

附图

1A   1B   1C   1D   1E   1F   1G   2   3  

说明书

发明名称 : 一种LDMOS器件及其制造方法和电子装置

技术领域

[0001]
本发明涉及半导体技术领域,具体而言涉及一种LDMOS器件及其制造方法和电子装置。

背景技术

[0002]
传统的高压器件结构通常通过调整多晶硅长度,将多晶硅扩展到漂移区的场板氧化层上面充当场板,场板对漂移区进行耗尽形成耗尽层,因此增加了横向耗尽层宽度,进而提高耐压(也即击穿电压)。同时,还需为高压器件漂移区中漏极与栅极之间选择合适的场板氧化层厚度,而所需的场板氧化层厚度皆是单一厚度或者藉由寄生的氧化物(例如,设置在漏极和栅极之间的漂移区中的浅沟槽隔离结构(STI)等)来实现。然而STI的使用虽然能够提高器件的耐压,但是其使导通电阻增大。
[0003]
因此,在保证器件耐压的前提下,如何尽可能的降低导通电阻,是亟待解决的问题。
[0004]
发明内容
[0005]
根据本申请的各种实施例提供一种LDMOS器件及其制造方法和电子装置。
[0006]
一种LDMOS器件,包括:
[0007]
半导体衬底;
[0008]
漂移区,设置在所述半导体衬底中;
[0009]
栅极结构,设置在所述半导体衬底的部分表面上,并覆盖部分所述漂移区的表面;
[0010]
源极和漏极,分别设置在所述栅极结构两侧的半导体衬底中,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔;
[0011]
金属硅化物阻挡层,覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面;
[0012]
第一接触孔,设置在至少部分所述金属硅化物阻挡层的表面上。
[0013]
此外,还提供了一种LDMOS器件的制造方法,包括:
[0014]
提供半导体衬底,在所述半导体衬底中形成有漂移区,在所述半导体衬底的部分表面上形成有栅极结构,所述栅极结构覆盖部分所述漂移区的表面,在所述栅极结构两侧的半导体衬底中分别形成有源极和漏极,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔;
[0015]
形成金属硅化物阻挡层,其中,所述金属硅化物阻挡层覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面;
[0016]
在至少部分所述金属硅化物阻挡层的表面上形成第一接触孔。
[0017]
此外,还提供一种电子装置,所述电子装置包括前述的LDMOS器件。
[0018]
本发明的一个或多个实施例的细节在下面的附图和描述中提出。本发明的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。

附图说明

[0019]
为了更好地描述和说明这里公开的那些发明的实施例和/或示例,可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
[0020]
图1A至图1G示出了本发明一个实施方式的LDMOS器件的制造方法的相关步骤所获得的器件的剖面示意图;
[0021]
图2示出了本发明一个实施方式的LDMOS器件的制造方法的工艺流程图;
[0022]
图3示出了本发明一实施例中的电子装置的示意图。

具体实施方式

[0023]
为了便于理解本发明,下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
[0024]
除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技 术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0025]
为了彻底理解本发明,将在下列的描述中提出详细步骤以及结构,以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。
[0026]
为了解决前述的技术问题,本发明提供一种LDMOS器件,所述LDMOS器件主要包括:
[0027]
半导体衬底;
[0028]
漂移区,设置在所述半导体衬底中;
[0029]
栅极结构,设置在所述半导体衬底的部分表面上,并覆盖部分所述漂移区的表面;
[0030]
源极和漏极,分别设置在所述栅极结构两侧的半导体衬底中,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔;
[0031]
金属硅化物阻挡层,覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面;
[0032]
第一接触孔,设置在至少部分所述金属硅化物阻挡层的表面上。
[0033]
综上所述,本发明的LDMOS器件包括金属硅化物阻挡层,其覆盖栅极结构和所述漏极之间的至少部分所述半导体衬底的表面,以及设置在至少部分所述金属硅化物阻挡层的表面上的第一接触孔,进而增强漂移区的耗尽来提高器件的击穿电压,进而提高器件的性能,另外本发明的LDMOS器件在漏端的漂移区内无需设置浅沟槽隔离结构,因此,大大降低了器件的导通电阻。
[0034]
实施例一
[0035]
下面,参考图1G对本发明的LDMOS器件做详细解释和说明。
[0036]
作为示例,本发明的LDMOS器件包括:半导体衬底100。半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例,在本实施 例中,半导体衬底100的构成材料选用单晶硅。
[0037]
所述半导体衬底100还可以为P型半导体衬底或者N型半导体衬底,例如N型高压器件则可选择使用P型半导体衬底,而P型高压器件则可选择使用N型半导体衬底,本实施例中,所述半导体衬底100为P型半导体衬底。
[0038]
示例性地,在所述半导体衬底中形成有浅沟槽隔离结构(STI),以定义有源区。
[0039]
示例性地,在所述半导体衬底100中设置有漂移区101。
[0040]
根据具体的LDMOS器件的类型所述漂移区具有不同的导电类型,例如,若LDMOS器件为N型LDMOS器件,则漂移区101为N型漂移区,若LDMOS器件为P型LDMOS器件,则漂移区101为P型漂移区。
[0041]
一般来说,漂移区的掺杂浓度较低,其低于源极和漏极的掺杂浓度,相当于在源极和漏极之间形成一个高阻层,能够提高击穿电压,并减小了源极和漏极之间的寄生电容,有利于提高频率特性。
[0042]
在一个示例中,还可在半导体衬底100中设置有体区102,体区102位于所述漂移区101的外侧,并与漂移区间隔,其中,体区和漂移区具有相反的导电类型,也即,漂移区为N型时,体区为P型,或者,漂移区为P型时,体区为N型。
[0043]
示例性地,所述半导体衬底100中还设置有阱区,所述体区102和所述漂移区101均设置在所述阱区中,其中,该阱区具有和所述漂移区101相同的导电类型,并且该阱区的掺杂浓度低于所述漂移区102的掺杂浓度,体区外侧的该阱区和漂移区102构成具有渐变的掺杂浓度的漂移区。
[0044]
还可在半导体衬底100中形成其他的阱区等,在此不做赘述。
[0045]
在一个示例中,在所述半导体衬底100的部分表面上设置有栅极结构103。
[0046]
其中,所述栅极结构103覆盖沟道区(例如部分体区102的表面),进一步地,栅极结构还覆盖部分漂移区101的表面。示例性地,栅极结构103包括位于半导体衬底100表面上的栅极介电层1031以及位于栅极介电层1031上的栅极层1032。
[0047]
在一实施例中,栅极介电层1031可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物,或者,栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不 限于:氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。栅极层1032由多晶硅材料组成,一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料,本实施例中,所述栅极层1032的材料包括多晶硅。
[0048]
在一个示例中,在所述栅极结构103的侧壁上形成间隙壁104。所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
[0049]
在一个示例中,在所述栅极结构103两侧的半导体衬底100中分别设置有源极1052和漏极1051,其中,所述漏极1051形成在所述设置在所述漂移区101内并与所述栅极结构103之间存在间隔,所述源极1052形成在所述体区102中,所述源极1052以及所述漏极1051和所述漂移区101具有相同的导电类型,例如,所述漂移区为N型漂移区,所述漏极和所述源极则可以为N型源极和漏极,其还可以为N型掺杂离子重掺杂的源极和漏极。
[0050]
更进一步地,所述漏极1051与邻近该漏极的所述间隙壁104之间存在间隔。
[0051]
在一个示例中,在体区中形成有与体区导电类型相同的体区引出区(未示出),例如,体区为P型,则体区引出区则也可以为P型,且其杂质掺杂浓度大于体区的杂质掺杂浓度,例如体区引出区为P型杂质重掺杂。
[0052]
示例性地,所述漂移区的表面、所述源极、所述漏极、所述体区的表面均和所述半导体衬底的表面齐平。
[0053]
在一个示例中,所述LDMOS器件还包括金属硅化物阻挡层106,其覆盖所述栅极结构103和所述漏极1051之间的至少部分所述半导体衬底100的表面,也即覆盖栅极结构103和漏极1051之间的漂移区101的表面。
[0054]
在一个示例中,所述金属硅化物阻挡层106覆盖部分所述栅极结构103的顶面以及所述栅极结构103和所述漏极1051之间的所述半导体衬底100的表面,也即,所述金属硅化物阻挡层106覆盖所述栅极结构103和所述漏极1051之间的所述半导体衬底100的表面并延伸到部分所述栅极结构103的顶面上,在所述栅极结构103的侧壁上形成有间隙壁104时,所述金属硅化物阻挡层106还覆盖与所述漏极邻近的栅极结构103一侧壁上的间隙壁104。
[0055]
在一个示例中,所述金属硅化物阻挡层106包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,所述氧化物层例如包括氧化硅、所述氮化物层例如包括氮化硅、所述氮氧化物层包括氮氧化硅。
[0056]
示例性地,金属硅化物阻挡层106中的所述氮化物层的厚度、所述氮氧 化物层的厚度均小于所述氧化物层的厚度,例如,所述氮化物层的厚度可以为350~700埃,所述氮氧化物层的厚度可以为350~700埃,所述氧化物层的厚度可以包括1000~3000埃,例如1000埃、1500埃、2000埃、2500埃、3000埃等。
[0057]
值得一提的是,所述金属硅化物阻挡层106还可以包括其他适合的材料,例如金属硅化物阻挡层106还可以包括氧化硅层、氮化硅层、氮氧化硅层和掺碳的氮化硅层等中的至少一种。
[0058]
在一个示例中,为了降低接触电阻,在所述源极1052、所述漏极1051和所述栅极结构103的部分表面上形成有金属硅化物层107,其中,所述金属硅化物层107可以包括CoSix、NiSix及PtSix或其组合的材料。
[0059]
在一个示例中,在至少部分所述金属硅化物阻挡层106的表面上有第一接触孔1081。其中,所述第一接触孔1081可以部分位于所述栅极结构上方的金属硅化物阻挡层106的表面上,部分位于所述间隙壁上方的金属硅化物阻挡层106的表面上以及部分位于所述间隙壁和所述漏极之间的半导体衬底表面上的金属硅化物阻挡层106的表面上,或者,所述第一接触孔1081还可以仅位于所述间隙壁和所述漏极之间的半导体衬底表面上的金属硅化物阻挡层106的表面上,或者,所述第一接触孔1081还可以部分位于所述间隙壁上方的金属硅化物阻挡层106的表面上以及部分位于所述间隙壁和所述漏极之间的半导体衬底表面上的金属硅化物阻挡层106的表面上。
[0060]
在一个示例中,所述金属硅化物阻挡层106包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,则所述第一接触孔1081的底部位于所述氮化物层中,例如,所述第一接触孔1081的底部位于所述氮化物层的表面,这样可以通过调整金属硅化物阻挡层106中的氮化物层下方的氧化物层的厚度来调节漂移区电场的耗尽,进而改善器件特性。
[0061]
在一个示例中,在所述源极1052的部分表面上设置有第二接触孔1082,所述第二接触孔1082电连接所述源极1052,更进一步地,所述第二接触孔1082电连接所述源极1052表面的金属硅化物层107,以实现和所述源极1052的电连接。
[0062]
进一步地,所述第二接触孔1082和所述第一接触孔1081电连接在一起并接地,进而可以增强对漂移区的耗尽,进而提升器件的击穿电压。
[0063]
其中,第二接触孔1082和第一接触孔1081可以通过电连接相同的金属层或者金属互连结构的方式实现两者之间的电连接,或者其他适合的方式电 连接在一起。
[0064]
在一个示例中,在所述漏极1051的部分表面上设置有第三接触孔1083,所述第三接触孔1083电连接所述漏极1051,更进一步地,所述第三接触孔1083电连接所述漏极1051表面的金属硅化物层107,以实现和所述漏极1051的电连接。
[0065]
在一个示例中,所述第一接触孔1081、第二接触孔1082和第三接触孔1083中填充有导电材料,其中,所述导电材料可以为本领域技术人员熟知的任何适合的导电材料,包括但不限于金属材料,其中,所述金属材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种。
[0066]
其中,所述第一接触孔1081、第二接触孔1082和第三接触孔1083中填充有相同的导电材料,例如可均填充有铜金属等,也可以填充有不同的导电材料。
[0067]
在一个示例中,为了增强漂移区的耗尽,第一接触孔1081的宽度大于所述第二接触孔1082和所述第三接触孔1083的宽度,该宽度是指第一接触孔1081、所述第二接触孔1082和所述第三接触孔1083在源极和漏极连线及其延长线方向上的直径。
[0068]
在一个示例中,LDMOS器件还包括层间介电层109,所述层间介电层109覆盖所述栅极结构103、所述源极1052、所述漏极1051以及所述金属硅化物阻挡层106以及露出的半导体衬底的表面,所述第一接触孔1081贯穿所述金属硅化物阻挡层106上方的所述层间介电层109,所述第二接触孔1082贯穿所述源极1052上方的所述层间介电层109,所述第三接触孔1083贯穿所述漏极1051上方的所述层间介电层109。
[0069]
所述层间介电层109可为氧化硅层,包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层,例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外,层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass,SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
[0070]
至此完成了对本发明的LDMOS器件的关键结构的说明,对于完整的器件结构还包括其他的部件,在此不做一一赘述。
[0071]
综上所述,本发明的LDMOS器件包括金属硅化物阻挡层,其覆盖栅极结构和所述漏极之间的至少部分所述半导体衬底的表面,以及设置在至少部 分所述金属硅化物阻挡层的表面上的第一接触孔,进而增强漂移区的耗尽来提高器件的击穿电压,进而提高器件的性能,进一步地,所述金属硅化物阻挡层106包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,则所述第一接触孔的底部位于所述氮化物层中,例如,所述第一接触孔的底部位于所述氮化物层的表面,这样可以通过调整金属硅化物阻挡层106中的氮化物层下方的氧化物层的厚度来调节漂移区电场的耗尽,进而改善器件特性,另外,本发明的LDMOS器件在漏端的漂移区内无需设置浅沟槽隔离结构,因此,大大降低了器件的导通电阻。
[0072]
实施例二
[0073]
本发明还提供一种前述实施例一中的LDMOS器件的制造方法,作为示例,如图2所示,本发明的半导体器件的制造方法主要包括以下步骤:
[0074]
步骤S1,提供半导体衬底,在所述半导体衬底中形成有漂移区,在所述半导体衬底的部分表面上形成有栅极结构,所述栅极结构覆盖部分所述漂移区的表面,在所述栅极结构两侧的半导体衬底中分别形成有源极和漏极,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔;
[0075]
步骤S2,形成金属硅化物阻挡层,其中,所述金属硅化物阻挡层覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面;
[0076]
步骤S3,在至少部分所述金属硅化物阻挡层的表面上形成第一接触孔。
[0077]
下面参考图1A至图1G、图2对本发明的LDMOS器件的制造方法做详细描述,其中,图1A至图1G示出了本发明一个实施方式的LDMOS器件的制造方法的相关步骤所获得的器件的剖面示意图;图2示出了本发明一个实施方式的LDMOS器件的制造方法的工艺流程图。
[0078]
具体地,本发明的LDMOS器件的制造方法包括以下步骤:
[0079]
首先,执行步骤一,提供半导体衬底,在所述半导体衬底中形成有漂移区,在所述半导体衬底的部分表面上形成有栅极结构,所述栅极结构覆盖部分所述漂移区的表面,在所述栅极结构两侧的半导体衬底中分别形成有源极和漏极,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔。
[0080]
示例性地,如图1A所示,提供半导体100,半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅 (SiGeOI)以及绝缘体上锗(GeOI)等。作为示例,在本实施例中,半导体衬底100的构成材料选用单晶硅。
[0081]
所述半导体衬底100还可以为P型半导体衬底或者N型半导体衬底,例如N型高压器件则可选择使用P型半导体衬底,而P型高压器件则可选择使用N型半导体衬底,本实施例中,所述半导体衬底100为P型半导体衬底。
[0082]
示例性地,在所述半导体衬底中形成有浅沟槽隔离结构(STI),以定义有源区。
[0083]
示例性地,在所述半导体衬底100中设置有漂移区101。
[0084]
根据具体的LDMOS器件的类型所述漂移区具有不同的导电类型,例如,若LDMOS器件为N型LDMOS器件,则漂移区101为N型漂移区,若LDMOS器件为P型LDMOS器件,则漂移区101为P型漂移区。
[0085]
一般来说,漂移区的掺杂浓度较低,其低于源极和漏极的掺杂浓度,相当于在源极和漏极之间形成一个高阻层,能够提高击穿电压,并减小了源极和漏极之间的寄生电容,有利于提高频率特性。
[0086]
可以使用合适的方法形成所述漂移区101,例如离子注入的方法,例如,若制备N型高压器件,则对所述半导体衬底100中预定形成漂移区101的区域进行N型离子掺杂,以在衬底内形成N型漂移区,若制备P型高压器件,则对半导体衬底100进行P型离子掺杂,形成P型漂移区。
[0087]
掺杂一般是通过注入的方法实现。所需要的掺杂浓度越高,则注入过程中的注入剂量相应地也应该越高。一般来说,漂移区的掺杂浓度较低,相当于在源极和漏极之间形成一个高阻层,能够提高击穿电压,并减小了源极和漏极之间的寄生电容,有利于提高频率特性。例如,在根据本发明的一个实施例中,注入杂质为磷,漂移区的注入剂量可以为1.0×10 12~1.0×10 13cm -2
[0088]
在一个示例中,还可在半导体衬底100中设置有体区102,体区102位于所述漂移区101的外侧,并与漂移区间隔,其中,体区和漂移区具有相反的导电类型,也即,漂移区为N型时,体区为P型,或者,漂移区为P型时,体区为N型。也可以使用例如离子注入的方法形成所述体区102,例如,预定形成P型体区,则通过离子注入向半导体衬底的预定形成体区的区域注入P型掺杂杂质例如硼。
[0089]
示例性地,在形成所述体区和所述漂移区之前,在所述半导体衬底100中形成阱区,所述体区102和所述漂移区101均设置在所述阱区中,其中,该阱区具有和所述漂移区101相同的导电类型,并且该阱区的掺杂浓度低于 所述漂移区102的掺杂浓度,体区外侧的该阱区和漂移区102构成具有渐变的掺杂浓度的漂移区。
[0090]
还可在半导体衬底100中形成其他的阱区等,在此不做赘述。
[0091]
值得一提的是,可以先形成所述体区也可以先形成所述漂移区,在此不作具体限定。
[0092]
在一个示例中,在所述半导体衬底100的部分表面上设置有栅极结构103。
[0093]
其中,所述栅极结构103覆盖沟道区(例如部分体区102的表面),进一步地,栅极结构还覆盖部分漂移区101的表面。示例性地,栅极结构103包括位于半导体衬底100表面上的栅极介电层1031以及位于栅极介电层1031上的栅极层1032。
[0094]
在一个示例中,形成栅极结构103的方法可以包括以下步骤:在半导体衬底100上依次形成栅极介电层和栅极层,图案化栅极介电层和所述栅极层以形成栅极结构103。栅极介电层1031可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物,或者,栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于:氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。栅极层1032由多晶硅材料组成,一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料,本实施例中,所述栅极层1032的材料包括多晶硅。
[0095]
栅极层优选的形成方法包括化学气相沉积法(CVD),如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD),也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。栅极层的厚度可以根据器件的尺寸使用适合的厚度,在此不做具体限制。
[0096]
在一个示例中,在形成栅极结构之后,还可选择性地,在所述栅极结构103的侧壁上形成间隙壁104。所述间隙壁104可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式,所述间隙壁为氧化硅、氮化硅共同组成,具体工艺为:在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层,然后采用蚀刻方法形成间隙壁。
[0097]
示例性地,随后,还可以进行离子注入,在体区中形成与体区导电类型 相同的体区引出区,例如,体区为P型,则体区引出区则也可以为P型,且其杂质掺杂浓度大于体区的杂质掺杂浓度,例如体区引出区为P型杂质重掺杂。
[0098]
在一个示例中,在所述栅极结构103两侧的半导体衬底100中分别设置有源极1052和漏极1051,其中,所述漏极1051形成在所述漂移区101内并与所述栅极结构103之间存在间隔,所述源极1052形成在所述体区102中,所述源极1052以及所述漏极和所述漂移区101具有相同的导电类型,例如,所述漂移区为N型漂移区,所述漏极和所述源极则可以为N型源极和漏极,其还可以为N型掺杂离子重掺杂的源极和漏极。
[0099]
更进一步地,所述漏极1051与邻近该漏极的所述间隙壁104之间存在间隔。
[0100]
其中,形成所述源极和漏极的方法包括对半导体衬底中预定形成源极和漏极的区域执行源漏离子注入,在所述栅极结构103两侧的半导体衬底100中分别设置有源极1052和漏极1051,其中,可以通过利用光刻工艺首先形成暴露出预定形成源极和漏极的区域的图案化的光刻胶层,再以该图案化的光刻胶层为掩膜,进行源漏离子注入,最后利用例如灰化的方法去除所述图案化的光刻胶层。
[0101]
随后,还可以进行退火工艺,示例性地,退火可以使用本领域技术人员熟知的任何的退火处理方法,包括但不限于快速热退火、炉管退火、峰值退火、激光退火等,例如,进行快速升温退火工艺,利用900至1050℃的高温来活化源极/漏极区域内的掺杂质,并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外,亦可视产品需求及功能性考量,另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。
[0102]
接着,执行步骤二,形成金属硅化物阻挡层,其中,所述金属硅化物阻挡层覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面。
[0103]
示例性地,如图1C所示,金属硅化物阻挡层106覆盖所述栅极结构103和所述漏极1051之间的至少部分所述半导体衬底100的表面,也即覆盖栅极结构103和漏极1051之间的漂移区101的表面。
[0104]
在一个示例中,所述金属硅化物阻挡层106覆盖部分所述栅极结构103的顶面以及所述栅极结构103和所述漏极1051之间的所述半导体衬底100的表面,也即,所述金属硅化物阻挡层106覆盖所述栅极结构103和所述漏极 1051之间的所述半导体衬底100的表面并延伸到部分所述栅极结构103的顶面上,在所述栅极结构103的侧壁上形成有间隙壁104时,所述金属硅化物阻挡层106还覆盖与所述漏极邻近的栅极结构103一侧壁上的间隙壁104。
[0105]
在一个示例中,所述金属硅化物阻挡层106包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,所述氧化物层例如包括氧化硅、所述氮化物层例如包括氮化硅、所述氮氧化物层包括氮氧化硅。
[0106]
示例性地,金属硅化物阻挡层106中的所述氮化物层、所述氮氧化物层的厚度均小于所述氧化物层的厚度,例如,所述氮化物层的厚度可以为350~700埃,所述氮氧化物层的厚度可以为350~700埃,所述氧化物层的厚度可以包括1000~3000埃,例如1000埃、1500埃、2000埃、2500埃、3000埃等。
[0107]
值得一提的是,所述金属硅化物阻挡层106还可以包括其他适合的材料,例如金属硅化物阻挡层106还可以包括氧化硅层、氮化硅层、氮氧化硅层和掺碳的氮化硅层等中的至少一种。
[0108]
在一个示例中,如图1B和图1C所示,形成所述金属硅化物阻挡层106的方法包括以下步骤:
[0109]
首先,如图1B所示,沉积形成金属硅化物阻挡材料层106a,以覆盖所述栅极结构103、所述间隙壁104、所述源极1052和所述漏极1051,进一步地,所述金属硅化物阻挡材料层106a覆盖整个半导体衬底的表面,可通过例如化学气相沉积、物理气相沉积或原子层沉积的方法共形沉积形成所述金属硅化物阻挡材料层106a。
[0110]
接着,如图1C所示,图案化所述金属硅化物阻挡材料层,以形成所述金属硅化物阻挡层106。
[0111]
具体地,可首先在所述金属硅化物阻挡材料层上形成图案化的掩膜层,例如图案化的光刻胶层,该图案化的掩膜层定义预定形成的金属硅化物阻挡层106,然后以图案化的掩膜层为掩膜,蚀刻所述金属硅化物阻挡材料层停止于所述半导体衬底的表面,以形成所述金属硅化物阻挡层106,该蚀刻工艺可以使用干法蚀刻或者湿法蚀刻等方法实现对金属硅化物阻挡材料层的蚀刻,最后去除图案化的掩膜层。
[0112]
其中,最终形成的金属硅化物阻挡层106露出了部分栅极结构顶面、漏极表面以及源极表面等,以便于后续形成金属硅化物。
[0113]
随后,在所述源极、所述漏极和所述栅极结构露出的表面上形成金属硅 化物层。
[0114]
在一个示例中,如图1D所示,为了降低接触电阻,在所述源极1052、所述漏极1051和所述栅极结构103的部分表面上形成有金属硅化物层107,其中,所述金属硅化物层107可以包括CoSix、NiSix及PtSix或其组合的材料。
[0115]
在一个示例中,如图1D至1E所示,形成所述金属硅化物层107的方法包括以下步骤:首先,如图1D所示,沉积金属层107a,其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底,造成金属层与其下的硅层发生硅化作用,金属硅化物层107区域因而形成。接着使用可侵蚀金属层,但不致侵蚀金属硅化层区域的蚀刻剂,以将未反应的金属层除去。
[0116]
随后,形成层间介电层,以覆盖所述栅极结构103、所述源极1052、所述漏极1051以及所述金属硅化物阻挡层106。
[0117]
具体地,如图1F所示,形成层间介电层109,以覆盖所述栅极结构103、所述源极1052、所述漏极1051以及所述金属硅化物阻挡层106,也即进一步地,层间介电层覆盖半导体衬底露出的所有表面、所述栅极结构103、所述源极1052、间隙壁104、所述漏极1051以及所述金属硅化物阻挡层106。
[0118]
所述层间介电层109可为氧化硅层,包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层,例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外,层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass,SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
[0119]
示例性地,还可以通过平坦化的方法(例如化学机械研磨)对沉积的层间介电层109进行平坦化,以使层间介电层109具有平坦的表面。
[0120]
接着,执行步骤三,在至少部分所述金属硅化物阻挡层的表面上形成第一接触孔。
[0121]
具体地,如图1G所示,在至少部分所述金属硅化物阻挡层106的表面上形成第一接触孔1081。
[0122]
在一个示例中,在形成所述第一接触孔的步骤中,还包括以下步骤:
[0123]
在所述源极1052的部分表面上形成第二接触孔1082,所述第二接触孔1082电连接所述源极1052;
[0124]
在所述漏极1051的部分表面上形成第三接触孔1083,所述第三接触孔1083电连接所述漏极1051。
[0125]
在一个示例中,形成所述第一接触孔、所述第二接触孔和所述第三接触孔的方法包括以下步骤:
[0126]
首先,在所述层间介电层109的表面上形成图案化的掩膜层(例如图案化的光刻胶层),该图案化的掩膜层定义预定形成的第一接触孔、第二接触孔和第三接触孔的图案化以及位置等。
[0127]
接着,以图案化的掩膜层为掩膜,蚀刻所述层间介电层,以分别形成第一接触孔、第二接触孔和第三接触孔,其中,蚀刻形成第一接触孔时,可停止在金属硅化物阻挡层106中的氮化物层中,也即可以停止在氮化物层的表面,由于金属硅化物阻挡层106包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,氮化物层和氮氧化物层可以用作刻蚀阻挡层,这样能够保证在第一接触孔的刻蚀过程中不会被刻蚀到半导体衬底中,而是停止在氮化物层上。其中第二接触孔和第三接触孔的刻蚀停止在半导体衬底的表面上。
[0128]
随后,去除图案化的掩膜层,可以使用本领域技术人员熟知的方法。
[0129]
随后,形成导电材料填充所述第一接触孔、第二接触孔和第三接触孔,以形成最终的第一接触孔1081、第二接触孔1082和第三接触孔1083。其中,所述导电材料可以为本领域技术人员熟知的任何适合的导电材料,包括但不限于金属材料,其中,所述金属材料可以包括Ag、Au、Cu、Pd、Pt、Cr、Mo、Ti、Ta、W和Al中的一种或几种。
[0130]
其中,所述第一接触孔1081、第二接触孔1082和第三接触孔1083中填充有相同的导电材料,例如可均填充有铜金属等,也可以填充有不同的导电材料。
[0131]
在一个示例中,在至少部分所述金属硅化物阻挡层106的表面上设置有第一接触孔1081。其中,所述第一接触孔1081可以部分位于所述栅极结构上方的金属硅化物阻挡层106的表面上,部分位于所述间隙壁上方的金属硅化物阻挡层106的表面上以及部分位于所述间隙壁和所述漏极之间的半导体衬底表面上的金属硅化物阻挡层106的表面上,或者,所述第一接触孔还可以仅位于所述间隙壁和所述漏极之间的半导体衬底表面上的金属硅化物阻挡层106的表面上,或者,所述第一接触孔还可以部分位于所述间隙壁上方的金属硅化物阻挡层106的表面上以及部分位于所述间隙壁和所述漏极之间的半导体衬底表面上的金属硅化物阻挡层106的表面上。
[0132]
在一个示例中,所述金属硅化物阻挡层106包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,则所述第一接触孔1081的底部位于所述氮化物层中,例如,所述第一接触孔1081的底部位于所述氮化物层的表面,这样可以通过调整金属硅化物阻挡层106中的氮化物层下方的氧化物层的厚度来调节漂移区电场的耗尽,进而改善器件特性。
[0133]
在一个示例中,在所述源极1052的部分表面上设置有第二接触孔1082,所述第二接触孔1082电连接所述源极1052,更进一步地,所述第二接触孔1082电连接所述源极1052表面的金属硅化物层107,以实现和所述源极1052的电连接。
[0134]
进一步地,所述第二接触孔1082和所述第一接触孔1081电连接在一起并接地,进而可以增强对漂移区的耗尽,进而提升器件的击穿电压。
[0135]
其中,第二接触孔1082和第一接触孔1081可以通过电连接相同的金属层或者金属互连结构的方式实现两者之间的电连接,或者其他适合的方式电连接在一起。
[0136]
在一个示例中,在所述漏极1051的部分表面上设置有第三接触孔1083,所述第三接触孔1083电连接所述漏极1051,更进一步地,所述第三接触孔1083电连接所述漏极1051表面的金属硅化物层107,以实现和所述漏极1051的电连接。
[0137]
在一个示例中,为了增强漂移区的耗尽,第一接触孔1081的宽度大于所述第二接触孔1082和所述第三接触孔1083的宽度,该宽度是指第一接触孔1081、所述第二接触孔1082和所述第三接触孔1083在源极和漏极连线及其延长线方向上的直径。
[0138]
在一个示例中,所述第一接触孔1081贯穿所述金属硅化物阻挡层106上方的所述层间介电层109,所述第二接触孔1082贯穿所述源极1052上方的所述层间介电层109,所述第三接触孔1083贯穿所述漏极1051上方的所述层间介电层109。
[0139]
至此完成了对本发明的LDMOS器件的制造方法的关键步骤的说明,对于完整的器件结构制备还可能需要其他的步骤,在此不做一一赘述。
[0140]
综上所述,通过本发明的制造方法形成的LDMOS器件包括金属硅化物阻挡层,其覆盖栅极结构和所述漏极之间的至少部分所述半导体衬底的表面,以及设置在至少部分所述金属硅化物阻挡层的表面上的第一接触孔,进而增强漂移区的耗尽来提高器件的击穿电压,进而提高器件的性能,进一步地, 所述金属硅化物阻挡层106包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,则所述第一接触孔的底部位于所述氮化物层中,例如,所述第一接触孔的底部位于所述氮化物层的表面,这样可以通过调整金属硅化物阻挡层106中的氮化物层下方的氧化物层的厚度来调节漂移区电场的耗尽,进而改善器件特性,另外本发明的LDMOS器件在漏端的漂移区内无需设置浅沟槽隔离结构,因此,大大降低了器件的导通电阻,并且本发明的方法无需增加光刻版,也不用重复利用光刻版来增加工艺步骤,工艺简单,容易控制。
[0141]
实施例三
[0142]
本发明还提供了一种电子装置,包括实施例一所述的LDMOS器件,所述LDMOS器件根据实施例二所述方法制备得到。
[0143]
本实施例的电子装置,可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备,也可为任何包括电路的中间产品。本发明实施例的电子装置,由于使用了上述的LDMOS器件,因而具有更好的性能。
[0144]
其中,图3示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
[0145]
其中所述移动电话手机包括实施例一所述的LDMOS器件,所述LDMOS器件包括:
[0146]
半导体衬底;
[0147]
漂移区,设置在所述半导体衬底中;
[0148]
栅极结构,设置在所述半导体衬底的部分表面上,并覆盖部分所述漂移区的表面;
[0149]
源极和漏极,分别设置在所述栅极结构两侧的半导体衬底中,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔;
[0150]
金属硅化物阻挡层,覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面;
[0151]
第一接触孔,设置在至少部分所述金属硅化物阻挡层的表面上。
[0152]
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未 对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
[0153]
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

权利要求书

[权利要求 1]
一种LDMOS器件,包括: 半导体衬底; 漂移区,设置在所述半导体衬底中; 栅极结构,设置在所述半导体衬底的部分表面上,并覆盖部分所述漂移区的表面; 源极和漏极,分别设置在所述栅极结构两侧的半导体衬底中,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔; 金属硅化物阻挡层,覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面; 第一接触孔,设置在至少部分所述金属硅化物阻挡层的表面上。
[权利要求 2]
如权利要求1所述的LDMOS器件,其中,所述金属硅化物阻挡层覆盖部分所述栅极结构的顶面以及所述栅极结构和所述漏极之间的所述半导体衬底的表面。
[权利要求 3]
如权利要求1所述的LDMOS器件,其中,所述金属硅化物阻挡层包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,所述第一接触孔的底部位于所述氮化物层中。
[权利要求 4]
如权利要求3所述的LDMOS器件,其中,所述氮化物层和所述氮氧化物层的厚度均小于所述氧化物层的厚度。
[权利要求 5]
如权利要求1所述的LDMOS器件,其中, 在所述源极的部分表面上设置有第二接触孔,所述第二接触孔电连接所述源极; 在所述漏极的部分表面上设置有第三接触孔,所述第三接触孔电连接所述漏极。
[权利要求 6]
如权利要5所述的LDMOS器件,其中,所述第一接触孔的宽度大于所述第二接触孔和所述第三接触孔的宽度。
[权利要求 7]
如权利要求5所述的LDMOS器件,其中,所述第一接触孔和所述第二接触孔电连接并均接地。
[权利要求 8]
如权利要求5所述的LDMOS器件,其中,还包括层间介电层,所述层间介电层覆盖所述栅极结构、所述源极、所述漏极以及所述金属硅化物阻 挡层,所述第一接触孔贯穿所述金属硅化物层上方的所述层间介电层,所述第二接触孔贯穿所述源极上方的所述层间介电层,所述第三接触孔贯穿所述漏极上方的所述层间介电层。
[权利要求 9]
如权利要求1所述的LDMOS器件,其中,还包括间隙壁,所述间隙壁设置在所述栅极结构的侧壁上,所述漏极与所述间隙壁之间存在间隔。
[权利要求 10]
一种LDMOS器件的制造方法,包括: 提供半导体衬底,在所述半导体衬底中形成有漂移区,在所述半导体衬底的部分表面上形成有栅极结构,所述栅极结构覆盖部分所述漂移区的表面,在所述栅极结构两侧的半导体衬底中分别形成有源极和漏极,其中,所述漏极设置在所述漂移区内并与所述栅极结构之间存在间隔; 形成金属硅化物阻挡层,其中,所述金属硅化物阻挡层覆盖所述栅极结构和所述漏极之间的至少部分所述半导体衬底的表面; 在至少部分所述金属硅化物阻挡层的表面上形成第一接触孔。
[权利要求 11]
如权利要求10所述的制造方法,其中,所述金属硅化物阻挡层覆盖部分所述栅极结构的顶面以及所述栅极结构和所述漏极之间的所述半导体衬底的表面。
[权利要求 12]
如权利要求10所述的制造方法,其中,所述金属硅化物阻挡层包括自下而上依次层叠的氧化物层、氮化物层和氮氧化物层,所述第一接触孔的底部位于所述氮化物层中。
[权利要求 13]
如权利要求12所述的制造方法,其中,所述氮化物层和所述氮氧化物层的厚度均小于所述氧化物层的厚度。
[权利要求 14]
如权利要求10所述的制造方法,其中,形成所述金属硅化物阻挡层的方法包括以下步骤: 沉积形成金属硅化物阻挡材料层,以覆盖所述栅极结构、所述源极和所述漏极; 图案化所述金属硅化物阻挡材料层,以形成所述金属硅化物阻挡层。
[权利要求 15]
如权利要求10所述的制造方法,其中,在形成所述第一接触孔的步骤中,还包括以下步骤: 在所述源极的部分表面上形成第二接触孔,通过所述第二接触孔可电连接所述源极; 在所述漏极的部分表面上形成第三接触孔,通过所述第三接触孔可电连接所述漏极。
[权利要求 16]
如权利要求15所述的制造方法,其中,所述第一接触孔的宽度大于所述第二接触孔和所述第三接触孔的宽度。
[权利要求 17]
如权利要求15所述的制造方法,其中,所述第一接触孔和所述第二接触孔电连接并均接地。
[权利要求 18]
如权利要求15所述的制造方法,其中,在形成所述金属硅化物阻挡层之后,形成所述第一接触孔之前,还包括以下步骤: 形成层间介电层,以覆盖所述栅极结构、所述源极、所述漏极以及所述金属硅化物阻挡层,其中,所述第一接触孔贯穿所述金属硅化物阻挡层上方的所述层间介电层,所述第二接触孔贯穿所述源极上方的所述层间介电层,所述第三接触孔贯穿所述漏极上方的所述层间介电层。
[权利要求 19]
如权利要求10所述的制造方法,其中,在所述半导体衬底的部分表面上形成有栅极结构之后,还包括,在所述栅极结构的侧壁上形成间隙壁,所述漏极与所属间隙壁之间存在间隔。
[权利要求 20]
一种电子装置,所述电子装置包括如权利要求1至9之一所述的LDMOS器件。

附图

[ 图 1A]  
[ 图 1B]  
[ 图 1C]  
[ 图 1D]  
[ 图 1E]  
[ 图 1F]  
[ 图 1G]  
[ 图 2]  
[ 图 3]