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1. (WO2019024803) LEVEL SHIFTER CIRCUIT AND INTEGRATED CIRCUIT CHIP
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说明书

发明名称 0001   0002   0003   0004   0005   0006   0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066  

权利要求书

1   2   3   4   5   6   7   8   9   10   11  

附图

1   2   3  

说明书

发明名称 : 电平移位电路和集成电路芯片

技术领域

[0001]
本公开涉及集成电路领域,尤其涉及一种电平移位电路和集成电路芯片。

背景技术

[0002]
在数模混合集成电路设计中,通常会使用电平移位电路(Level Shifter)将来自低电压域的数字模块的控制信号转换成高电压域的控制信号,以用于控制高电压域的模拟模块,并实现不同功能配置或者性能调整。通常,电平移位电路的低电压域部分使用低耐受电压场效应晶体管(MOS),高压部分使用与高电压源相适应的高耐受电压MOS。比如,实现控制信号电压从0.9V低压到3.3V高压转换的电平移位电路,低电压域使用耐受电压为0.9V的MOS,高电压域使用耐受电压为3.3V的MOS。
[0003]
片上系统(SOC,System on chip)设计中会使用不同的知识产权模块(IP),不同的IP需要在统一选定的工艺下进行生产。例如,如果某SOC芯片选择0.9V的核心(Core)以及1.8V的输入输出(IO,Input-Output)器件,而该SOC芯片使用的某IP需要在3.3V电压条件下工作,则从数字核心部分发出的用于控制该IP的控制信号,就需要通过电平移位电路实现信号电压从0.9V到3.3V的转换;该电平移位电路低电压部分使用耐受电压为0.9V的器件,但是高电压部分必须使用耐受电压为1.8V的器件;耐受电压为1.8V的MOS工作在3.3V电压下,需要特殊设计以避免耐受电压为1.8V的MOS的过压风险,否则,过压会严重影响器件及整个芯片的可靠性。
[0004]
如图1所示,传统的电平移位电路采用外部偏压BIASP/BIASN钳位内部节点电压避免器件过压;如此,不仅需要依赖外部电路产生BIASP/BIASN钳位电压,并且输出电压会随工艺角(Process corner)变化,且输出节点为高阻状态;为避免栅极(gate)和衬底(Body)电压(Vgb)、漏极(Drain)和衬底电压(Vdb)过压,各MOS的衬 底和源极需要连接,从而各MOS不能采用共阱(Well)设计,因此面积较大;同时在电平移位电路上电过程中仍然存在MOS过压问题。
[0005]
因此,如何在不依赖外部偏压情况下,避免电平移位电路中MOS的过压风险,并且输出电压不受工艺角影响,是亟待解决的问题。
[0006]
发明内容
[0007]
本公开实施例提供了一种电平移位电路,所述电路包括:第一P沟道场效应晶体管(PMOS)、第二PMOS、第一N沟道场效应晶体管(NMOS)、第二NMOS、第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路,其中,所述第一PMOS的源极和衬底连接电源,所述第二PMOS的源极和衬底连接电源,所述第一NMOS的源极和衬底接地,所述第二NMOS的源极和衬底接地,并且其中,所述第一PMOS源极和漏极间连接所述第一分压电路,所述第二PMOS源极和漏极间连接所述第二分压电路;所述第一PMOS的漏极连接所述第二PMOS的栅极,并经过所述第三分压电路与第一NMOS的漏极间连接,所述第二PMOS的漏极连接所述第一PMOS的栅极,并经过所述第四分压电路与所述第二NMOS的漏极间连接;所述第一NMOS源极和漏极间连接所述第五分压电路,所述第二NMOS源极和漏极间连接所述第六分压电路;以及所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路设置为控制所述第一PMOS、第二PMOS、第一NMOS和第二NMOS的电压不超出预设值。
[0008]
本公开实施例还提供了一种集成电路芯片,所述集成电路芯片
[0009]
包括上面所述的电平移位电路。

附图说明

[0010]
图1为一种电平移位电路的组成结构示意图。
[0011]
图2为根据本公开实施例的电平移位电路的组成结构示意图。
[0012]
图3为根据本公开实施例的以二极管接法MOS的级联结构作为分压电路的电平移位电路的组成结构示意图。

具体实施方式

[0013]
本公开实施例中,可以在由交叉连接的第一P沟道场效应晶体管(PMOS)和第二PMOS以及作为两个低电压域反相信号输入的第一N沟道场效应晶体管(NMOS)和第二NMOS组成的现有电平移位电路中,在PMOS的漏极和NMOS的漏极之间、PMOS源极和漏极之间和NMOS源极和漏极之间分别增加设置接入分压电路。
[0014]
下面结合实施例对本公开作进一步的详细说明。
[0015]
本公开实施例提供一种电平移位电路,如图2所示,所述电路包括:第一PMOS M14、第二PMOS M15、第一NMOS M0、第二NMOS M1、第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路,其中,所述第一PMOS M14的源极和衬底连接电源ADCC,所述第二PMOS M15的源极和衬底连接电源ADCC,所述第一NMOS M0的源极和衬底接地,所述第二NMOS M1的源极和衬底接地。
[0016]
在一个实施例中,所述第一PMOS M14源极和漏极间连接所述第一分压电路,所述第二PMOS M15源极和漏极间连接所述第二分压电路。
[0017]
所述第一PMOS M14的漏极连接所述第二PMOS M15的栅极,并经过所述第三分压电路与第一NMOS M0的漏极间连接。所述第二PMOSM15的漏极连接所述第一PMOS M14的栅极,并经过所述第四分压电路与所述第二NMOS M1的漏极间连接。
[0018]
所述第一NMOS M0源极和漏极间连接所述第五分压电路,所述第二NMOS M1源极和漏极间连接所述第六分压电路。
[0019]
所述第一NMOS M0的栅极为第一信号INP的输入端,所述第二NMOS M1的栅极为第二信号INN的输入端,所述第二PMOS M15的漏极和所述第二NMOS M1的漏极分别为所述第一信号INP对应的移位高电平输出端和移位低电平输出端,输出信号可以分别用OUTPH和OUTPL表示;所述第一PMOS M14的漏极和所述第一NMOS MO的漏极分别为所述第二信号INN对应的移位高电平输出端和移位低电平输 出端,输出信号可以分别用OUTNH和OUTNL表示。这里,所述第一信号INP与第二信号INN可以是在电平移位中来自低电压域的一组反向输入信号。
[0020]
所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路分别设置为控制所述第一PMOSM14、第二PMOS M15、第一NMOS M0、第二NMOS M1的电压不超出预设值。具体的,当第一信号为高电平时,所述第一分压电路和第三分压电路用于控制第一PMOS M14和第一NMOS M0的电压不超出预设值,所述第四分压电路和第六分压电路用于控制第二PMOS M15和第二NMOS M1的电压不超出预设值;当所述第一信号为低电平时,所述第三分压电路和第五分压电路用于控制第一PMOS M14和第一NMOS M0的电压不超出预设值,所述第二分压电路和第四分压电路用于控制第二PMOS M15和第二NMOS M1的电压不超出预设值。所述第一PMOS M14、第二PMOS M15、第一NMOS M0、第二NMOS M1的电压可以是指MOS的各极之间承受的电压;所述预设值可以根据电路中各MOS的耐受电压值来设置一个值,使预设值不大于所述MOS的耐受电压值。
[0021]
这里,所述电平移位电路可以是集成电路芯片中的一个电路,所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路可以分别是一个具有阻抗特性的电路,如集成电路芯片中采用的多晶硅条电阻等。
[0022]
具体的,如图2所示,电源AVDD为高电压域电源,如3.3V。所述电平移位电路中第一NMOS M0、第二NMOS M1、第一PMOS M14和第二PMOS M15等MOS可以是耐受电压低于高电压域电压的MOS,如耐受电压为1.8V。第一PMOS M14和第二PMOS M15为交叉连接的PMOS;所述第一信号INP和第二信号INN可以是互为反相的一组信号,如差分信号等,也可以是为了实现电平移位而通过反相器实现反相的一组信号等;所述第一信号INP和第二信号INN可以是低电压域信号,如信号电平为0.9V。
[0023]
当输入的第一信号INP为高电平时,第二信号INN为低电平,在这种情况下,根据NMOS特性,第一NMOS M0导通,第二NMOS M1 关断,OUTNL输出约为0V,OUTNH输出约为第一分压电路和第三分压电路的分压,根据PMOS特性,第二PMOS M15导通;OUTPH输出约为电源电压AVDD,第一PMOS M14关断;OUTPL输出约为第四分压电路和第六分压电路的分压。
[0024]
当第一信号INP为低电平时,第二信号INN为高电平,在这种情况下,第一NMOS M0关断,第二NMOS M1导通;第二信号INN对应的移位低电平输出端OUTNL输出约为第三分压电路和第五分压电路的分压,第二信号INN对应的移位高电平输出端OUTNH输出约为电源电压AVDD,第二PMOS M15关断;第一信号INP对应的移位低电平输出端OUTPL输出约为0V,第一信号INP对应的移位高电平输出端OUTPH输出约为第二分压电路和第四分压电路的分压,第一PMOS M14导通。
[0025]
所述电平转移电路之后接有高电压域电路,从而可以按照需求在不同电路节点引出所述输出信号,例如,可以引出第一信号INP和第二信号INN对应的输出信号OUTPH、OUTPL、OUTNH和OUTNL等。
[0026]
第一信号INP为高电平或低电平时,第一PMOS M14和第二PMOSM15上各极之间的电压差最大为电源信号AVDD与输出信号OUTPH的电压差或电源信号AVDD与输出信号OUTNH的电压;第一NMOS M0和第二NMOS M1上各极之间的电压差最大为输出信号OUTPL与地之间的电压差或输出信号OUTNL与地之间的电压差。可以在电路设计时预先设置个分压电路的阻值来调节分压,使所述第一PMOS M14、第二PMOSM15、第一NMOS M0和第二NMOS M1在各种情况下各极之间的压差均小于自身耐压值。
[0027]
例如,在高电压域电压为3.3V,MOS耐压值为1.8V的情况下,可以设置各分压电路的阻抗值相同。如此,当第一信号INP为高电平时,输出电压OUTNL输出约为第三分压电路和第五分压电路的分压,即约为1.65V;输出电压OUTNH输出约为AVDD,即约为3.3V;输出电压OUTPL输出约为0V,输出电压OUTPH输出约为第二分压电路和第四分压电路的分压,即约为1.65V。
[0028]
当第一信号INP为低电平时,第二信号INN为高电平;在这种 情况下,输出电压OUTNL输出约为第三分压电路和第五分压电路的分压,即约为1.65V;输出电压OUTNH输出约为电源电压AVDD,即3.3V;输出电压OUTPL输出约为0V,输出电压OUTPH输出约为第二分压电路和第四分压电路的分压,即约为1.65V。如此,第一PMOS M14、第二PMOS M15、第一NMOS M0和第二NMOS M1在各种情况下各极之间的压差均小于1.8V。
[0029]
如此,第一PMOS M14、第二PMOS M15、第一NMOS M0和第二NMOSM1在各情况下各极之间的压差均小于1.8V,从而避免了过压风险。同时,各个输出电压信号OUTPH、OUTPL、OUTNH和OUTNL均不受工艺影响,而仅与各分压电路分压相关。
[0030]
这里,可以根据输出信号的电压需求来设置第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路的阻抗值;如此,在分压后可以获取需求的输出信号电压。
[0031]
在一个实施例中,所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路可以分别是单个二极管接法MOS或一个二极管接法MOS的级联结构。
[0032]
这里,所述二极管接法MOS是指将MOS的栅极和漏极相连接作为一端、MOS源极作为一端。所述二极管接法MOS具有的特性类似于二极管正向导通,并表现出一个小电阻似的小信号特性。二极管接法MOS通过级联后产生需求的分压效果,避免所述电平移位电路中所有的MOS出现过压情况。二极管接法MOS的级联结构中各MOS可以采用耐受电压低于高电压域电压的MOS。
[0033]
在一个实施例中,所述二极管接法MOS的级联结构类似于二极管,具有正向导通性;在所述电平移位电路中,所述第一分压电路与第一PMOS的源极的连接点和所述第一分压电路与第一PMOS的漏极的连接点分别为所述第一分压电路的电流流入端和流出端;所述第二分压电路与第二PMOS的源极的连接点和所述第二分压电路与第二PMOS的漏极的连接点分别为所述第二分压电路的电流流入端和流出端;所述第三分压电路与第一PMOS的漏极连接点和所述第三分压电路与第一NMOS的漏极的连接点分别为所述第三分压电路的电流流入端和流 出端;所述第四分压电路与第二PMOS的漏极连接点和所述第四分压电路与第二NMOS的漏极的连接点分别为所述第四分压电路的电流流入端和流出端;所述第五分压电路与第一NMOS的漏极连接点和所述第五分压电路与第一NMOS的源极的连接点分别为所述第五分压电路的电流流入端和流出端;并且所述第六分压电路与第二NMOS的漏极连接点和所述第六分压电路与第二NMOS的源极的连接点分别为所述第六分压电路的电流流入端和流出端。
[0034]
在一个实施例中,所述二极管接法MOS的级联结构由两个以上的二极管接法NMOS、和/或二极管接法PMOS级联而成。根据使用的MOS及电源电压AVDD的不同以及对输出信号摆幅范围的要求,可以调整所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路的二极管接法MOS的级联结构中级联级数及MOS的尺寸。MOS尺寸越大,电流通过力越强。在一个实施例中,二极管接法MOS的级联结构中MOS可以是NMOS、PMOS或者混合使用。根据实际后续电路需要,可以将分压电路中级联MOS中的不同电路节点引出作为输出信号。
[0035]
在一个实施例中,如图3所示,所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路的二极管接法MOS的级联结构包括:两个二极管接法PMOS的级联结构。所述两个二极管接法PMOS的级联结构包括:第一级联PMOS的衬底和第二级联PMOS的衬底连接,并与所述第一级联PMOS的源极连接以作为电流流入端;所述第一级联PMOS的栅极和漏极连接,并与所述第二级联PMOS的源极连接;以及所述第二级联PMOS的栅极和漏极连接以作为电流流出端。例如,在第一分压电路中,M7为第一级联PMOS,M6为第二级联PMOS。
[0036]
具体的,如图3所示,M6和M7组成了第一分压电路,M12和M13组成了第二分压电路,M4和M5组成了第三分压电路,M10和M11组成了第四分压电路,M2和M3组成了第五分压电路,M8和M9组成了第六分压电路。图3所示的电平移位电路中,所有MOS可以均为1.8V耐受电压MOS,不能直接承受AVDD的3.3V高电压,为了避免1.8V 耐受电压MOS管过压,级联二极管电路均采用两级级联结构,无需外部偏置电压;INP/INN为来自低电压域的反相输入信号,分别接M0和M1栅极;M2~M13为二极管接法PMOS;M14和M15为交叉连接的PMOS。同时,根据实际后续电路需要,可以将分压电路中级联PMOS中的不同电路节点引出作为输出信号,如将M4和M5级联节点CN,和M10和M11级联节点CP引出作为输出信号。
[0037]
当M2~M13尺寸相同,即各二极管接法PMOS阻抗相同,各分压电路阻抗相同;输入第一信号INP为高电平,第二信号INN为低电平时,输出信号OUTNL输出约为0V,级联节点CN输出约为AVDD/4,输出信号OUTNH输出约为AVDD/2,M15导通,输出信号OUTPL输出约为AVDD/2,级联节点CP输出约为AVDD*3/4,输出信号OUTPH输出约为AVDD,M14关断。当输入第一信号INP为低电平,第二信号INN为高电平时,输出信号OUTNL输出约为AVDD/2,级联节点CN输出约为AVDD*3/4,输出信号OUTNH输出约为AVDD,M15关断,输出信号OUTPL输出约为0V,级联节点CP输出约为AVDD/4,输出信号OUTPH输出约为AVDD/2,M14导通。综上所述,输出信号OUTPH/OUTNH输出范围约为AVDD/2~AVDD,输出信号OUTPL/OUTNL输出范围约为0~AVDD/2,级联节点CP/CN输出范围约为1/4*AVDD~3/4*AVDD。由于各节点电压均由二极管接法PMOS分压产生,正常工作及上电过程中均不会有过压问题。
[0038]
通过调整M2~M7PMOS的尺寸,同时调整M8~M13PMOS的尺寸以保持所述电平移位电路左右对称性,可以调整出不同的输出电压范围以供后续电路使用。若M2、M3相对与M4、M5尺寸变大,同时M8、M9维持和M2、M3尺寸相同,则OUTPL、OUTNL输出低电压接近地电压,而输出高电平低于AVDD/2;若M2、M3相对与M4、M5尺寸变小,同时M8、M9维持和M2、M3尺寸相同,则OUTPL、OUTNL输出低电压接近地电压,而输出高电平高于AVDD/2。若M6、M7相对与M10、M11尺寸变大,同时M12、M13维持和M6、M7尺寸相同,则OUTPH、OUTNH输出高电压接近电源电压,而输出低电平高于AVDD/2;若M6、M7相对与M10、M11尺寸变小,同时M12、M13维持和M6、M7尺寸相同, 则OUTPH、OUTNH输出高电压接近电源电压,而输出低电平低于AVDD/2。
[0039]
在一个实施例中,所述二极管接法MOS的级联结构中的MOS在同一个阱中。
[0040]
具体的,为了节省版图面积,可以将M2和M3衬底相连使用同一阱,M4和M5衬底相连使用同一阱,M6和M7衬底相连使用同一阱,M8和M9衬底相连使用同一阱,M10和M11衬底相连使用同一阱,M12和M13衬底相连使用同一阱。如此,相较与现有的电路MOS无法共阱设计,采用共阱设计可以节省集成电路版图面积。
[0041]
本公开实施例提供的集成电路芯片,包括电平移位电路,如图2所示,所述电路包括:第一PMOS M14、第二PMOS M15、第一NMOS M0、第二NMOS M1、第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路;所述第一PMOS M14的源极和衬底连接电源,所述第二PMOS M15的源极和衬底连接电源;所述第一NMOS M0的源极和衬底接地,所述第二NMOS M1的源极和衬底接地。
[0042]
所述第一PMOS M14源极和漏极间连接所述第一分压电路,所述第二PMOS M15源极和漏极间连接所述第二分压电路。
[0043]
所述第一PMOS M14的漏极连接所述第二PMOS M15的栅极,并经过所述第三分压电路与第一NMOS M0的漏极间连接;所述第二PMOSM15的漏极连接所述第一PMOS M14的栅极,并经过所述第四分压电路与所述第二NMOS M1的漏极间连接。
[0044]
所述第一NMOS M0源极和漏极间连接所述第五分压电路,所述第二NMOS M1源极和漏极间连接所述第六分压电路。
[0045]
所述第一NMOS M0的栅极为第一信号INP的输入端,所述第二NMOS M1的栅极为第二信号INN的输入端,所述第二PMOS M15的漏极和所述第二NMOS M1的漏极分别为所述第一信号INP对应的移位高电平输出端和移位低电平输出端,输出信号可以分别用OUTPH和OUTPL表示;所述第一PMOS M14的漏极和所述第一NMOS M0的漏极分别为所述第二信号INN对应的移位高电平输出端和移位低电平输 出端,输出信号可以分别用OUTNL和OUTNL表示。这里,所述第一信号INP与第二信号INN可以是在电平移位中来之低电压域的一组反向输入信号。
[0046]
所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路分别设置为控制所述第一PMOS、第二PMOS、第一NMOS、第二NMOS的电压不超出预设值。具体的,当第一信号为高电平时,所述第一分压电路和第三分压电路用于控制第一PMOS和第一NMOS的电压不超出预设值,所述第四分压电路和第六分压电路用于控制第二PMOS和第二NMOS的电压不超出预设值;当所述第一信号为低电平时,所述第三分压电路和第五分压电路用于控制第一PMOS和第一NMOS的电压不超出预设值,所述第二分压电路和第四分压电路用于控制第二PMOS和第二NMOS的电压不超出预设值。所述第一PMOS、第二PMOS、第一NMOS、第二NMOS的电压可以是指MOS的各极之间承受的电压;所述预设值可以根据电路中各MOS的耐受电压值来设置一个值,使预设值不大于所述MOS的耐受电压值;这里,所述电平移位电路可以是集成电路芯片中的一个电路,所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路可以分别是一个具有阻抗特性的电路,如集成电路芯片中采用的多晶硅条电阻等。
[0047]
具体的,如图2所示,电源AVDD为高电压域电源,如3.3V;所述电平移位电路中第一NMOS M0、第二NMOS M1、第一PMOS M14和第二PMOS M15等MOS可以是耐受电压低于高电压域电压的MOS,如耐受电压为1.8V;第一PMOS M14和第二PMOS M15为交叉连接的PMOS;所述第一信号INP和第二信号INN可以是互为反相的一组信号,如差分信号等,也可以是为了实现电平移位而通过反相器实现反相的一组信号等;所述第一信号INP和第二信号INN可以是低电压域信号,如信号电平为0.9V。
[0048]
当输入的第一信号INP为高电平时,第二信号INN为低电平;根据NMOS特性,第一NMOS M0导通,第二NMOS M1关断,输出信号OUTNL输出约为0V,输出信号OUTNH输出约为第一分压电路和第三分 压电路的分压,根据PMOS特性,第一PMOS M15导通;输出信号OUTPH输出约为电源电压AVDD,第一PMOS M14关断;输出信号OUTPL输出约为第四分压电路和第六分压电路的分压。
[0049]
当第一信号INP为低电平时,第二信号INN为高电平,第一NMOSM0关断,第二NMOS M1导通;输出信号OUTNL输出约为第三分压电路和第五分压电路的分压,输出信号OUTNH输出约为电源电压AVDD,第二PMOS M15关断;输出信号OUTPL输出约为0V,输出信号OUTPH输出约为第二分压电路和第四分压电路的分压,第一PMOS M14导通。
[0050]
所述电平转移电路后续高电压域电路,可以按照需求在不同电路节点引出所述输出信号,例如,可以引出第一信号INP和第二信号INN对应的输出信号OUTPH、OUTPL、OUTNH和OUTNL等。
[0051]
第一信号INP为高电平或低电平时,第一PMOS M14和第二PMOSM15上各极之间的电压差最大为电源信号AVDD与输出信号OUTPH的电压差或电源信号AVDD与输出信号OUTNH的电压;第一NMOS M0和第二NMOS M1上各极之间的电压差最大为输出信号OUTPL与地之间的电压差或输出信号OUTNL与地之间的电压差;可以在电路设计时预先设置个分压电路的阻值来调节分压,使所述第一PMOS M14、第二PMOSM15、第一NMOS M0和第二NMOS M1在各种情况下各极之间的压差均小于自身耐压值。
[0052]
例如,在高电压域电压为3.3V,MOS耐压值为1.8V的情况下,可以设置各分压电路的阻抗值相同。如此,当第一信号INP为高电平时,输出信号OUTNL输出约为第三分压电路和第五分压电路的分压,即约为1.65V;输出信号OUTNH输出约为电源电压AVDD,即约为3.3V;输出信号OUTPL输出约为0V,输出信号OUTPH输出约为第二分压电路和第四分压电路的分压,即约为1.65V。
[0053]
当第一信号INP为低电平时,第二信号INN为高电平;在这种情况下,输出信号OUTNL输出约为第三分压电路和第五分压电路的分压,即约为1.65V;输出信号OUTNH输出约为电源电压AVDD,即3.3V;输出信号OUTPL输出约为0V,输出信号OUTPH输出约为第二分压电路和第四分压电路的分压,即约为1.65V;如此,第一PMOS M14、第 二PMOS M15、第一NMOS M0和第二NMOS M1在各种情况下各极之间的压差均小于1.8V。
[0054]
如此,第一PMOS M14、第二PMOS M15、第一NMOS M0和第二NMOSM1在各情况下各极之间的压差均小于1.8V,从而避免了过压风险。同时,OUTPH、OUTPL、OUTNH和OUTNL均不受工艺影响,仅与各分压电路分压相关。
[0055]
这里,可以根据输出信号的电压需求来设置第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路的阻抗值;如此,在分压后可以获取需求的输出信号电压。
[0056]
在一个实施例中,所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路可以分别是单个二极管接法MOS或一个二极管接法MOS的级联结构。
[0057]
这里,所述二极管接法MOS是指将MOS的栅极和漏极相连接作为一端,MOS源极作为一端。所述二极管接法MOS具有的特性类似于二极管正向导通,并表现出一个小电阻似的小信号特性;二极管接法MOS通过级联后产生需求的分压效果,避免所述电平移位电路中所有的MOS出现过压情况。二极管接法MOS的级联结构中各MOS可以采用耐受电压低于高电压域电压的MOS。根据实际后续电路需要,可以将分压电路中级联MOS中的不同电路节点引出作为输出信号。
[0058]
在一个实施例中,所述二极管接法MOS的级联结构类似于二极管,具有正向导通性;在所述电平移位电路中,所述第一分压电路与第一PMOS的源极的连接点和所述第一分压电路与第一PMOS的漏极的连接点分别为所述第一分压电路的电流流入端和流出端;所述第二分压电路与第二PMOS的源极的连接点和所述第二分压电路与第二PMOS的漏极的连接点分别为所述第二分压电路的电流流入端和流出端;所述第三分压电路与第一PMOS的漏极连接点和所述第三分压电路与第一NMOS的漏极的连接点分别为所述第三分压电路的电流流入端和流出端;所述第四分压电路与第二PMOS的漏极连接点和所述第四分压电路与第二NMOS的漏极的连接点分别为所述第四分压电路的电流流入端和流出端;所述第五分压电路与第一NMOS的漏极连接点和所述 第五分压电路与第一NMOS的源极的连接点分别为所述第五分压电路的电流流入端和流出端;所述第六分压电路与第二NMOS的漏极连接点和所述第六分压电路与第二NMOS的源极的连接点分别为所述第六分压电路的电流流入端和流出端。
[0059]
在一个实施例中,所述二极管接法MOS的级联结构由两个以上的二极管接法NMOS、和/或二极管接法PMOS级联而成。根据使用的MOS及AVDD电压的不同以及对输出信号摆幅范围的要求,调整所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路的二极管接法MOS的级联结构中级联级数及MOS的尺寸;MOS尺寸越大,电流通过力越强;其中,二极管接法MOS的级联结构中MOS可以是NMOS、PMOS或者混合使用。
[0060]
在一个实施例中,如图3所示,所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路的二极管接法MOS的级联结构包括:两个二极管接法PMOS的级联结构。所述两个二极管接法PMOS的级联结构包括:第一级联PMOS的衬底和第二级联PMOS的衬底连接,并与所述第一级联PMOS的源极连接作为电流流入端;所述第一级联PMOS的栅极和漏极连接,并与所述第二级联PMOS的源极连接;所述第二级联PMOS的栅极和漏极连接,并作为电流流出端。如第一分压电路中,M7为第一级联PMOS;M6为第二级联PMOS。
[0061]
具体的,如图3所示,M6和M7组成了第一分压电路,M12和M13组成了第二分压电路,M4和M5组成了第三分压电路,M10和M11组成了第四分压电路,M2和M3组成了第五分压电路,M8和M9组成了第六分压电路;图3所示的电平移位电路中,所有MOS可以均为1.8V耐受电压MOS,不能直接承受AVDD的3.3V高电压,为了避免1.8V耐受电压MOS过压,级联二极管电路均采用两级级联结构,无需外部偏置电压;INP/INN为来自低电压域的反相输入信号,分别接M0和M1栅极;M2~M13为二极管接法PMOS;M14和M15为交叉连接的PMOS。同时,根据实际后续电路需要,可以将分压电路中级联PMOS中的不同电路节点引出作为输出信号,如将M4和M5级联节点CN和M10和 M11级联节点CP引出作为输出信号。
[0062]
当M2~M13尺寸相同,即各二极管接法PMOS阻抗相同,各分压电路阻抗相同;输入第一信号INP为高电平,第二信号INN为低电平时,输出信号OUTNL输出约为0V,级联节点CN输出约为AVDD/4,输出信号OUTNH输出约为AVDD/2,第二PMOS M15导通,输出信号OUTPL输出约为AVDD/2,级联节点CP输出约为AVDD*3/4,输出信号OUTPH输出约为AVDD,第一PMOS M14关断。当输入第一信号INP为低电平,第二信号INN为高电平时,输出信号OUTNL输出约为AVDD/2,级联节点CN输出约为AVDD*3/4,输出信号OUTNH输出约为AVDD,第二PMOS M15关断,输出信号OUTPL输出约为0V,级联节点CP输出约为AVDD/4,输出信号OUTPH输出约为AVDD/2,第一PMOS M14导通。综上所述,输出信号OUTPH/OUTNH输出范围约为AVDD/2~AVDD,输出信号OUTPL/OUTNL输出范围约为0~AVDD/2,级联节点CP/CN输出范围约为1/4*AVDD~3/4*AVDD。由于各节点电压均由二极管接法PMOS分压产生,正常工作及上电过程中均不会有过压问题。
[0063]
通过调整M2~M7PMOS的尺寸,并同时调整M8~M13PMOS的尺寸以保持所述电平移位电路左右对称性,可以调整出不同的输出电压范围以供后续电路使用。若M2、M3相对与M4、M5尺寸变大,同时M8、M9维持和M2、M3尺寸相同,则OUTPL、OUTNL输出低电压接近地电压,而输出高电平低于AVDD/2;若M2、M3相对与M4、M5尺寸变小,同时M8、M9维持和M2、M3尺寸相同,则OUTPL、OUTNL输出低电压接近地电压,而输出高电平高于AVDD/2。若M6、M7相对与M10、M11尺寸变大,同时M12、M13维持和M6、M7尺寸相同,则OUTPH、OUTNH输出高电压接近电源电压,而输出低电平高于AVDD/2;若M6、M7相对与M10、M11尺寸变小,同时M12、M13维持和M6、M7尺寸相同,则OUTPH、OUTNH输出高电压接近电源电压,而输出低电平低于AVDD/2。
[0064]
在一个实施例中,所述二极管接法MOS的级联结构中的MOS在同一个阱中。
[0065]
具体的,为了节省版图面积,可以将M2和M3衬底相连使用同 一阱,M4和M5衬底相连使用同一阱,M6和M7衬底相连使用同一阱,M8和M9衬底相连使用同一阱,M10和M11衬底相连使用同一阱,M12和M13衬底相连使用同一阱;如此,相较与现有的电路MOS无法共阱设计,采用共阱设计可以节省集成电路版图面积。
[0066]
以上所述仅为本公开的示例性实施例,其并非用于限定本公开的保护范围。凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本公开的保护范围之内。

权利要求书

[权利要求 1]
一种电平移位电路,包括:第一P沟道场效应晶体管PMOS、第二PMOS、第一N沟道场效应晶体管NMOS、第二NMOS、第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路,其中,所述第一PMOS的源极和衬底连接电源,所述第二PMOS的源极和衬底连接电源,所述第一NMOS的源极和衬底接地,所述第二NMOS的源极和衬底接地,并且其中, 所述第一PMOS源极和漏极间连接所述第一分压电路,所述第二PMOS源极和漏极间连接所述第二分压电路; 所述第一PMOS的漏极连接所述第二PMOS的栅极,并经过所述第三分压电路与第一NMOS的漏极间连接,所述第二PMOS的漏极连接所述第一PMOS的栅极,并经过所述第四分压电路与所述第二NMOS的漏极间连接; 所述第一NMOS源极和漏极间连接所述第五分压电路,所述第二NMOS源极和漏极间连接所述第六分压电路;以及 所述第一分压电路、第二分压电路、第三分压电路、第四分压电路、第五分压电路和第六分压电路设置为控制所述第一PMOS、第二PMOS、第一NMOS和第二NMOS的电压不超出预设值。
[权利要求 2]
根据权利要求1所述的电路,其中, 所述第一NMOS的栅极为第一信号的输入端,所述第二NMOS的栅极为第二信号的输入端,所述第二PMOS的漏极和所述第二NMOS的漏极分别为所述第一信号对应的移位高电平输出端和移位低电平输出端; 所述第一PMOS的漏极和所述第一NMOS的漏极分别为所述第二信号对应的移位高电平输出端和移位低电平输出端;并且 所述第一信号与第二信号相位相反。
[权利要求 3]
根据权利要求2所述的电路,其中, 当所述第一信号为高电平时,所述第一分压电路和第三分压电路用于控制所述第一PMOS和第一NMOS的电压不超出预设值; 当所述第一信号为高电平时,所述第四分压电路和第六分压电路用于控制所述第二PMOS和第二NMOS的电压不超出预设值; 当所述第一信号为低电平时,所述第三分压电路和第五分压电路用于控制所述第一PMOS和第一NMOS的电压不超出预设值;并且当所述第一信号为低电平时,所述第二分压电路和第四分压电路用于控制所述第二PMOS和第二NMOS的电压不超出预设值。
[权利要求 4]
根据权利要求2所述的电路,其中,各分压电路均包括:单个二极管接法MOS或二极管接法MOS的级联结构。
[权利要求 5]
根据权利要求4所述的电路,其中, 所述第一分压电路与第一PMOS的源极的连接点和所述第一分压电路与第一PMOS的漏极的连接点分别为所述第一分压电路的电流流入端和流出端; 所述第二分压电路与第二PMOS的源极的连接点和所述第二分压电路与第二PMOS的漏极的连接点分别为所述第二分压电路的电流流入端和流出端; 所述第三分压电路与第一PMOS的漏极连接点和所述第三分压电路与第一NMOS的漏极的连接点分别为所述第三分压电路的电流流入端和流出端; 所述第四分压电路与第二PMOS的漏极连接点和所述第四分压电路与第二NMOS的漏极的连接点分别为所述第四分压电路的电流流入端和流出端; 所述第五分压电路与第一NMOS的漏极连接点和所述第五分压电路与第一NMOS的源极的连接点分别为所述第五分压电路的电流流入端和流出端;并且 所述第六分压电路与第二NMOS的漏极连接点和所述第六分压电路与第二NMOS的源极的连接点分别为所述第六分压电路的电流流入 端和流出端。
[权利要求 6]
根据权利要求5所述的电路,其中,所述二极管接法MOS的级联结构由两个以上的二极管接法NMOS、和/或二极管接法PMOS级联而成。
[权利要求 7]
根据权利要求6所述的电路,其中,所述二极管接法MOS的级联结构包括:两个二极管接法PMOS的级联结构。
[权利要求 8]
根据权利要求7所述的电路,其中, 所述两个二极管接法PMOS的级联结构包括:第一级联PMOS的衬底和第二级联PMOS的衬底连接,并与所述第一级联PMOS的源极连接,以作为电流流入端; 所述第一级联PMOS的栅极和漏极连接,并与所述第二级联PMOS的源极连接;并且 所述第二级联PMOS的栅极和漏极连接,以作为电流流出端。
[权利要求 9]
根据权利要求4至8中任一项所述的电路,其中,所述二极管接法MOS的级联结构中的MOS在同一个阱中。
[权利要求 10]
根据权利要求1至8中任一项所述的电路,其中,所述第一PMOS、第二PMOS、第一NMOS、第二NMOS的耐压值小于电源电压值。
[权利要求 11]
一种集成电路芯片,所述集成电路芯片包括权利要求1至10任一项所述的电平移位电路。

附图

[ 图 1]  
[ 图 2]  
[ 图 3]