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1. (WO2019005084) SYSTEMS, APPARATUSES, AND METHODS FOR VECTOR-PACKED FRACTIONAL MULTIPLICATION OF SIGNED WORDS WITH ROUNDING, SATURATION, AND HIGH-RESULT SELECTION
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Pub. No.: WO/2019/005084 International Application No.: PCT/US2017/040150
Publication Date: 03.01.2019 International Filing Date: 29.06.2017
IPC:
G06F 9/30 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
9
Arrangements for programme control, e.g. control unit
06
using stored programme, i.e. using internal store of processing equipment to receive and retain programme
30
Arrangements for executing machine- instructions, e.g. instruction decode
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054, US
Inventors:
MADDURI, Venkateswara, R.; US
OULD-AHMED-VALL, Elmoustapha; US
VALENTINE, Robert; IL
CORBAL, Jesus; ES
CHARNEY, Mark, J.; US
MURRAY, Carl; IE
GIRKAR, Milind; US
TOLL, Bret; US
Agent:
LEEGE, Brian; US
Priority Data:
Title (EN) SYSTEMS, APPARATUSES, AND METHODS FOR VECTOR-PACKED FRACTIONAL MULTIPLICATION OF SIGNED WORDS WITH ROUNDING, SATURATION, AND HIGH-RESULT SELECTION
(FR) SYSTÈMES, APPAREILS ET PROCÉDÉS POUR UNE MULTIPLICATION FRACTIONNAIRE VECTORISÉE DE MOTS SIGNÉS COMPRENANT UN ARRONDISSEMENT, UNE SATURATION ET UNE SÉLECTION DE RÉSULTAT ÉLEVÉ
Abstract:
(EN) Embodiments of systems, apparatuses, and methods for vector-packed fractional multiplication of signed words with rounding, saturation, and high-result selection in a processor are described. For example, execution circuitry executes a decoded instruction to perform a fractional multiplication operation for each of a plurality of pairs of packed data elements to yield a plurality of output values, round each of the plurality of output values, detect whether any of the plurality of output values reflect an overflow or underflow, for any of the plurality of output values that reflect an overflow or underflow, saturate the output value, and store the plurality of output values into a corresponding plurality of positions of the packed data destination operand.
(FR) L'invention concerne, dans des modes de réalisation, des systèmes, des appareils et des procédés pour une multiplication fractionnaire vectorisée de mots signés comprenant un arrondissement, une saturation et une sélection de résultat élevé dans un processeur. Par exemple, un ensemble de circuits d'exécution exécute une instruction décodée pour effectuer une opération de multiplication fractionnaire pour chaque paire d'une pluralité de paires d'éléments de données condensées pour produire une pluralité de valeurs de sortie, arrondir chaque valeur de sortie de la pluralité de valeurs de sortie, détecter si une valeur de sortie quelconque de la pluralité de valeurs de sortie reflète un dépassement ou un soupassement de capacité, pour une valeur de sortie quelconque de la pluralité de valeurs de sortie qui reflètent un dépassement ou un soupassement de capacité, pour saturer la valeur de sortie et pour stocker la pluralité de valeurs de sortie dans une pluralité correspondante de positions de l'opérande de destination de données condensées.
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Filing Language: English (EN)