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1. (WO2019003037) SEMICONDUCTOR DEVICE AND ELECTRONIC COMPONENT
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明 細 書

発明の名称

技術分野

0001   0002   0003  

背景技術

0004   0005  

先行技術文献

非特許文献

0006  

発明の概要

発明が解決しようとする課題

0007   0008   0009   0010   0011   0012  

課題を解決するための手段

0013   0014   0015   0016   0017   0018   0019   0020   0021  

発明の効果

0022   0023  

図面の簡単な説明

0024  

発明を実施するための形態

0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254   0255   0256   0257   0258   0259   0260   0261   0262   0263   0264   0265   0266   0267   0268   0269   0270   0271   0272   0273   0274   0275   0276   0277   0278   0279   0280   0281   0282   0283   0284   0285   0286   0287   0288   0289   0290   0291   0292   0293   0294   0295   0296   0297   0298   0299   0300   0301   0302   0303   0304   0305   0306   0307   0308   0309   0310  

符号の説明

0311  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21  

明 細 書

発明の名称 : 半導体装置および電子部品

技術分野

[0001]
本発明の一態様は、センサ機能を有する半導体装置に関する。
[0002]
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
[0003]
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器、電子部品は、半導体装置を有する場合がある。

背景技術

[0004]
光を電気信号に変換する機能を備えたセンサは広く普及しており、表示装置の照度調整や防犯機器などに用いられている。また、CMOSイメージセンサなどの撮像装置は、微細な光センサを二次元的に配置した構成を有している。
[0005]
また、光だけでなく、機械的な刺激、熱、磁気なども電気信号に変換するセンサも知られている。例えば、非特許文献1には、状態の変化に応じて電気的な特性が変化する材料と、トランジスタとを組み合わせた技術が紹介されている。

先行技術文献

非特許文献

[0006]
非特許文献1 : Kai Wang,“Field−Coupled Thin−Film Transistors for Emerging Non−Display Applications”SID 2017 DIGEST,pp.497−500.

発明の概要

発明が解決しようとする課題

[0007]
非特許文献1で紹介されている技術では、ダブルゲート構造の非晶質シリコン薄膜トランジスタが用いられている。一方のゲート端子にはセンサ素子が接続され、他方のゲート端子には制御用の電極が接続されている。センサ素子は自己の状態に応じて一方のゲート端子の電圧を変化させることができる。したがって、当該トランジスタの出力からセンサ素子の状態を変化させる要素を定量的に読み出すことができる。
[0008]
しかしながら、非晶質シリコン薄膜トランジスタは移動度が小さいため、高速な動作を必要とする回路への適用は不向きである。センサ素子が検知しトランジスタが出力する信号は、システムの一部または全体の動作を制御する信号として用いる場合がある。したがって、システムの動作速度に影響を与えることがある。
[0009]
また、非特許文献1で開示されている回路は、リアルタイムで検知した信号を出力する構成であるが、センサ素子が検知した信号は長期間保持できることが好ましい。信号を長期間保持できることで、複数のセンサ素子を同時に動作させた後に順次読み出し動作を行っても信頼性のあるデータを取得することができる。すなわち、データの同時性を確保することができる。
[0010]
したがって、本発明の一態様では、センサ素子が検知した信号を保持することのできる半導体装置を提供することを目的の一つとする。または、センサ素子が検知した信号を高速に出力することのできる半導体装置を提供することを目的の一つとする。
[0011]
または、低消費電力の半導体装置を提供することを目的の一つとする。または、信頼性の高い半導体装置を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。または、上記半導体装置の駆動方法を提供することを目的の一つとする。
[0012]
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

[0013]
本発明の一態様は、センサ素子を有する半導体装置に関する。
[0014]
本発明の一態様は、センサ素子と、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、センサ素子は一対の電極を有し、第1のトランジスタは、第1のゲートと、第1のゲートと半導体層を介して対向する第2のゲートと、を有し、センサ素子の一方の電極は第1のゲートと電気的に接続され、第1のゲートは第3のトランジスタのソースまたはドレインの一方と電気的に接続され、第1のトランジスタのソースまたはドレインの一方は第2のトランジスタのゲートと電気的に接続され、半導体層は金属酸化物を有する半導体装置である。
[0015]
また、本発明の他の一態様は、フォトダイオードと、第1のトランジスタと、第2のトランジスタと、を有し、第1のトランジスタは、第1のゲートと、第1のゲートと半導体層を介して対向する第2のゲートと、を有し、フォトダイオードの一方の電極は第1のゲートと電気的に接続され、第1のトランジスタのソースまたはドレインの一方は第2のトランジスタのゲートと電気的に接続され、第1のトランジスタのソースまたはドレインの他方はフォトダイオードの他方の電極と電気的に接続され、半導体層は金属酸化物を有する半導体装置である。
[0016]
上記二つの本発明の態様において、さらに容量素子を有し、第2のトランジスタのゲートに容量素子の一方の電極が電気的に接続されていてもよい。また、当該構成とインバータ回路およびカウンタ回路を有し、第2のトランジスタのソースまたはドレインの他方にインバータ回路の出力端子が電気的に接続され、第2のトランジスタのソースまたはドレインの一方にインバータ回路の入力端子が電気的に接続され、インバータ回路の入力端子に前記カウンタ回路の入力端子が電気的に接続されていてもよい。
[0017]
また、上記二つの本発明の態様が容量素子を有する構成において、さらに第4のトランジスタを有し、第2のトランジスタのソースまたはドレインの一方に第4のトランジスタのソースまたはドレインの一方が電気的に接続されてしてもよい。また、当該構成とシフトレジスタ回路およびA/Dコンバータ回路を有し、第4のトランジスタのゲートはシフトレジスタ回路と電気的に接続され、第4のトランジスタのソースまたはドレインの他方はA/Dコンバータ回路と電気的に接続されていてもよい。
[0018]
また、本発明の他の一態様は、奇数個の回路ブロックが直列に接続され、初段の入力端子と最後段の出力端子が電気的に接続する半導体装置であって、回路ブロックはインバータ回路と、遅延回路と、を有し、遅延回路は、センサ素子と、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、センサ素子は一対の電極を有し、第1のトランジスタは、第1のゲートと、第1のゲートと半導体層を介して対向する第2のゲートと、を有し、センサ素子の一方の電極は第1のゲートと電気的に接続され、第1のゲートは第3のトランジスタのソースまたはドレインの一方と電気的に接続され、第2のゲートは第2のトランジスタのソースまたはドレインの一方と電気的に接続され、第1のトランジスタのソースまたはドレインの一方は、インバータ回路の出力端子と電気的に接続され、半導体層は金属酸化物を有し、インバータ回路の入力端子を回路ブロックの入力端子とし、第1のトランジスタのソースまたはドレインの他方を回路ブロックの出力端子とする半導体装置である。
[0019]
センサ素子は、全ての回路ブロックにおいて共有されていてもよい。また、第3のトランジスタは、全ての回路ブロックにおいて共有されていてもよい。
[0020]
センサ素子を有する上記の本発明の態様において、センサ素子には、光電変換素子、圧電素子、または感熱素子を用いることが好ましい。
[0021]
また、金属酸化物を有する上記の本発明の態様において、金属酸化物は、Inと、Znと、M(MはAl、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有することが好ましい。

発明の効果

[0022]
本発明の一態様を用いることで、センサ素子が検知した信号を保持することのできる半導体装置を提供することができる。または、センサ素子が検知した信号を高速に出力することのできる半導体装置を提供することができる。
[0023]
または、低消費電力の半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、新規な半導体装置などを提供することができる。または、上記半導体装置の駆動方法を提供することができる。

図面の簡単な説明

[0024]
[図1] 半導体装置を説明する回路図。
[図2] 半導体装置を説明する回路図。
[図3] 半導体装置を説明する回路図およびタイミングチャート。
[図4] 半導体装置を説明する回路図およびタイミングチャート。
[図5] 半導体装置を説明する回路図およびタイミングチャート。
[図6] 半導体装置を説明する回路図およびタイミングチャート。
[図7] 半導体装置を説明する回路図およびタイミングチャート。
[図8] 発振器およびカウンタ回路を説明する図。
[図9] 発振器を説明する図。
[図10] 半導体装置を説明するブロック図および回路図。
[図11] ニューラルネットワークの構成例を説明する図。
[図12] 半導体装置の構成例を説明する図。
[図13] メモリセルの構成例を説明する図。
[図14] オフセット回路の構成例を説明する図。
[図15] 半導体装置の動作を説明するタイミングチャート。
[図16] 半導体装置の構成を説明する図。
[図17] 半導体装置の構成を説明する図。
[図18] 半導体装置の構成を説明する図。
[図19] 半導体装置の構成を説明する図。
[図20] 電子部品を説明する図。
[図21] 半導体装置とニューラルネットワークとの組み合わせを説明する図。

発明を実施するための形態

[0025]
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
[0026]
(実施の形態1)
本実施の形態では、本発明の一態様である半導体装置について、図面を参照して説明する。
[0027]
本発明の一態様は、センサ素子および複数のトランジスタを有する半導体装置である。センサ素子は、自己の状態に応じて第1の信号を第1のトランジスタのゲートに出力する。第1のトランジスタは、第1の信号に応じて第2の信号を第2のトランジスタのゲートに出力する。第2のトランジスタのゲートは、保持ノードとして機能する。第2のトランジスタは、第2の信号に応じて第3の信号を出力する。つまり、本発明の一態様の半導体装置は、センサ素子の状態を変化させる要素の定量的な情報を含む信号を出力することができる。
[0028]
第2の信号を保持できることで、複数の半導体装置から第2の信号を読み出す場合でも、第2の信号の同時性を確保することができる。また、第2の信号の保持ノードはフローティング状態であり、一定期間に出力された第2の信号の最大値を保持することができる。
[0029]
図1は、本発明の一態様の半導体装置を説明する回路図である。当該半導体装置は、センサ素子101と、トランジスタ102と、トランジスタ103と、トランジスタ104を有する。ここで、センサ素子は、一対の電極を有する。また、トランジスタ102は、第1のゲートと、第2のゲートを有する。
[0030]
センサ素子101の一方の電極は、トランジスタ102の第1のゲートと電気的に接続される、トランジスタ102の第1のゲートは、トランジスタ104のソースまたはドレインの一方と電気的に接続される。トランジスタ102のソースまたはドレインの一方は、トランジスタ103のゲートと電気的に接続される。
[0031]
ここで、センサ素子101の一方の電極、トランジスタ102のゲート、およびトランジスタ104のソースまたはドレインの一方を接続する点をノードNSとする。また、トランジスタ102のソースまたはドレインの一方、およびトランジスタ103のゲートを接続する点をノードNMとする。
[0032]
センサ素子101の他方の電極は、配線111と電気的に接続される。トランジスタ102のソースまたはドレインの他方は、配線112と電気的に接続される。トランジスタ102の第2のゲートは、配線117と電気的に接続される。トランジスタ103のソースまたはドレインの一方は、配線113と電気的に接続される。トランジスタ103のソースまたはドレインの他方は、配線114と電気的に接続される。トランジスタ104のソースまたはドレインの他方は、配線115と電気的に接続される。
[0033]
配線111は、センサ素子を駆動するための適切な電圧を供給する電源線として機能させることができる。当該電圧はセンサの種類によって異なり、回路の電源電圧VDDが利用できる場合もあれば、センサ素子専用の電圧(負電位も含む)とする場合もある。
[0034]
配線112、配線113および配線115は、電源線として機能させることができる。配線116および配線117は、各トランジスタの導通を制御する信号線として機能させることができる。配線114は、出力線として機能させることができる。なお、配線113の機能および配線114の機能は入れ替えることができる。
[0035]
また、図1においては、トランジスタ102の第1のゲート(フロントゲート)にセンサ素子101を電気的に接続し、第2のゲート(バックゲート)に配線117が接続される例を示しているが、図2(A)に示すように、それらの接続の形態が逆であってもよい。本明細書においては、他の図面において図1の形態を主に引用するが、図1に示す回路および図2(A)に示す回路は基本的に等価とみなせる。ただし、実際のトランジスタの構造は半導体層を中心として非対称であるため、回路を動作させるための適切な条件は異なる場合がある。
[0036]
センサ素子101としては、光電変換素子、圧電素子、感熱素子などの出力先の電位を変化させることのできる素子を用いることが好ましい。また、磁気、化学変化、生体活動によって電位を変化させる素子を用いてもよい。
[0037]
光電変換素子としては、非線形素子のフォトダイオードや線形素子のフォトコンダクタを用いることができる。
[0038]
フォトダイオードとしては、例えばpn接合型フォトダイオード、pin接合型フォトダイオードを用いることができる。フォトダイオードにおける光電変換層の材料は、代表的にはSi(単結晶シリコン、多結晶シリコン、微結晶シリコン、非晶質シリコンなど)を用いることができる。また、SeまたはSeの化合物を用いたアバランシェフォトダイオードを用いてもよい。
[0039]
フォトコンダクタとしては、光強度によって二端子間の電気抵抗が変化する材料を有する構成の素子を用いることができる。当該材料としては、例えば、Si、InGaAs、ZnO、InSb、カルコゲン化物、OPC(有機化合物フォトコンダクタ)などを用いることができる。
[0040]
圧電素子としては、二端子間に圧電体を有する素子を用いることができる。圧電素子は、急激な圧力を加えたときに電荷を生じる素子である。圧電体としては、例えば、BaTiO 、PbTiO 、Pb(Zr,Ti)O (PZT)などの無機材料のほか、PVDF(ポリフッ化ビニリデン)、PVDF−TrFE(ポリフッ化ビニリデン−三フッ化エチレン共重合体)などの有機材料を用いることができる。
[0041]
なお、上記圧電素子は温度が変化したときに電荷を生じる焦電特性も有する。したがって、上記圧電素子として用いることのできる材料を感熱素子として用いることもできる。また、PVDF(ポリフッ化ビニリデン)、PVDF−TrFE(ポリフッ化ビニリデン−三フッ化エチレン共重合体)などの有機材料は、誘電率の温度依存性が大きい材料でもあり、この特性を利用して温度変化を検知することもできる。
[0042]
トランジスタ102は、センサ素子101が出力した信号電位をノードNMに書き込む機能、ノードNMの電位を保持する機能およびノードNMの電位をリセットする機能を有する。トランジスタ102はソースフォロア回路とみなすことができ、トランジスタ102の第1のゲートの電位で導通した場合にノードNSの電位をノードNMに書き込むことができる。
[0043]
ノードNMはフローティング状態であるため、リセットしない限り書き込まれた電位は保持される。ただし、ノードNSの電位が大きい方向に変化する場合は、ノードNMにノードNSの電位を上書きすることができる。したがって、所望の一定期間におけるノードNSの最大値をノードNMに記憶させることができる。
[0044]
なお、上記ノードNMへの信号電位の書き込み時には、配線112の電位は高電位とする。また、ノードNMの電位をリセットする場合は、配線112の電位を低電位として、配線117を高電位とし、トランジスタ102を第2のゲートの電位で導通させればよい。
[0045]
トランジスタ103は、ノードNMの電位を配線114に出力する機能を有する。トランジスタ103はソースフォロア回路とみなすことができ、配線113に高電位が供給されているとき、配線114にノードNMの電位を出力することができる。なお、上記説明において、トランジスタ102、103のしきい値電圧は十分に小さく、無視できる値とする。
[0046]
トランジスタ104は、ノードNSの電位をリセットする機能を有する。配線115を低電位とし、トランジスタ104を導通することで、ノードNSをリセット電位とすることができる。このとき、トランジスタ102は非導通となるため、ノードNMの電位は保持される。なお、ノードNSをリセット電位としない場合であっても、配線117の電位を十分に小さくする(例えば負電位)ことでトランジスタ102を非導通とすることができる。
[0047]
また、図2(B)に示すように、半導体装置に容量素子105を設ける構成であってもよい。容量素子105の一方の電極をノードNMに接続することで、ノードNMにおける電位の保持能力を高めることができる。また、リセット時などにおいて、ノードNSの電位変化におけるノードNMの電位変化を小さくすることができる。
[0048]
また、配線114に電気的に接続されるトランジスタ106を設けてもよい。トランジスタ106のソースまたはドレインの一方は配線114に電気的に接続され、ソースまたはドレインの他方は配線119に電気的に接続される。また、トランジスタ106のゲートは、配線118に電気的に接続される。トランジスタ106は選択トランジスタとして機能させることができ、配線118に選択信号を入力することで、トランジスタ103の出力信号を配線119に出力することができる。なお、トランジスタ106は、配線113とトランジスタ103との間に設けられていてもよい。
[0049]
ここで、少なくともトランジスタ102およびトランジスタ104には、チャネル形成領域に金属酸化物を用いたトランジスタ(以下、OSトランジスタ)を用いることが好ましい。OSトランジスタはオフ電流が小さく、ノードNSおよびノードNMにおける不要な電荷の流出入を抑えることができる。
[0050]
また、OSトランジスタは電界効果移動度が10cm /Vs乃至100cm /Vsであって、多結晶シリコントランジスタと同程度である。したがって、非晶質シリコントランジスタよりも高速駆動することができ、本発明の一態様の半導体装置がシステムの一要素であっても、当該システムの動作速度の律速点にはなりにくい。
[0051]
次に、図1の回路構成を含む半導体装置の具体的な回路構成およびその動作について説明する。
[0052]
<構成例1>
図3(A)は、センサ素子101の動作に対してノードNSの電位が可逆的に変化しない半導体装置100aの回路図である。例えば、センサ素子101には光電変換素子を用いることができる。または、図3(B)に示すように、圧電素子または感熱素子を用いることもできる。光電変換素子としてフォトダイオードを用いる場合は、フォトダイオードのアノードとノードNSを電気的に接続する。
[0053]
半導体装置100aの構成は、図2(B)に示す回路の構成とほぼ同様である。ただし、図3(A)では、トランジスタ103のソースまたはドレインの一方と、トランジスタ102のソースまたはドレインの他方を電気的に接続している。すなわち、電源配線を共有している。
[0054]
図3(C)、(D)に示すタイミングチャートを用いて半導体装置100aの動作の例を説明する。なお、図3(C)、(D)に示すタイミングチャートの動作期間において、配線111に供給される電位は常時高電位とする。また、各配線において高電位は“H”、低電位は“L”で表す。高電位“H”には、例えば電源電圧VDDを用いることができる。低電位“L”には、例えば電源電圧VSS、0V、GND電位などを用いることができる。なお、配線117では負電位を用いる場合があり、高電位に相当する電位を“+V”、低電位に相当する電位を“0”、負電位を“−V”で表す。なお、電位“0”は0Vに限らず、GND電位やトランジスタ102のしきい値電圧を調整するための電位であってもよい。
[0055]
まず、図3(C)のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。半導体装置100aではノードNSの電位が可逆的に変化しないため、ノードNSの電位が飽和することがある。したがって、ノードNSの電位が飽和しないように定期的にリセットする必要がある。
[0056]
期間T1より前に配線112の電位を“L”、配線117の電位を“+V”、配線116の電位を“H”とする。配線117の電位を“+V”とすることでトランジスタ102は導通状態となり、ノードNMは配線112の電位“L”にリセットされる。また、配線116の電位を“H”とすることでトランジスタ104が導通し、ノードNSの電位は“L”にリセットされる。
[0057]
期間T1で配線112の電位を“H”、配線117の電位を“0”、配線116の電位を“L”とすると、まずセンサ素子101の動作によってノードNSの電位が上昇し、トランジスタ102が導通してノードNMの電位も上昇する。期間T1は検知期間に相当する。
[0058]
期間T2で配線116の電位を“H”とすると、ノードNSの電位はリセットされ、トランジスタ102は非導通となる。したがって、ノードNMの電位は保持される。
[0059]
また、期間T2においては、配線116の電位を“H”とする代わりに、破線で示すように配線117の電位を“−V”としてもよい。配線117の電位を“−V”とすることで、ノードNSの電位に関わらずトランジスタ102を非導通とすることができ、ノードNMの電位を保持することができる。この場合、センサ素子101の動作に応じてノードNSの電位は上昇し続け、その後飽和する。なお、期間T2においては、配線116の電位を“H”とし、かつ配線117の電位を“−V”としてもよい。
[0060]
期間T3で配線118の電位を“H”とするとトランジスタ106が導通し、保持されているノードNMの電位を配線119に読み出すことができる。以上の動作を繰り返すことで、期間T1においてセンサ素子101が検知した信号を定期的に読み出すことができる。
[0061]
次に、図3(D)を用いて、複数回の検知期間毎に読み出しを行う動作を説明する。使用者は、任意の期間内において、センサ素子101が検知した信号の最大値を求める場合がある。図3(C)の動作においても取得した信号の中から最大値を選び出すことはできるが、最大値のみが必要な場合は効率的ではない。
[0062]
期間T1までの動作は、図3(C)の説明と同様である。
[0063]
期間T2において、配線116の電位を“H”とし、ノードNSの電位をリセットする。このとき、ノードNMには期間T1で取得した信号は保持される。
[0064]
期間T3において、配線116の電位を“L”とすると、ノードNSの電位は上昇し、期間T1におけるノードNSの電位よりも大きくなれば、ノードNMの電位は保持されている電位からさらに上昇する。したがって、センサ素子101が期間T1および期間T3で取得した信号電位の最大値に対応する信号電位がノードNMに書き込まれる。期間T3も検知期間に相当する。
[0065]
期間T4以降の動作は、図3(C)の期間T2以降の説明と同様である。
[0066]
上述のように検知期間と検知期間との間でノードNSの電位をリセットすることで、センサ素子101が取得する信号電位の最大値を得ることができる。なお、ノードNSの電位が飽和しない限り、検知期間の回数に制限はない。
[0067]
<構成例2>
図4(A)は、図3(A)に示す半導体装置100aの変形例である半導体装置100bの回路図である。
[0068]
半導体装置100bは、半導体装置100aにトランジスタ107を設けた構成となっている。トランジスタ107のソースまたはドレインの一方は、ノードNMと電気的に接続する構成とする。当該構成とすることで、ノードNMのリセット動作をトランジスタ107で行うことができるため、配線112の電位を高電位に固定することができる。つまり、配線112に供給する電源電位を変化させる機構を不要とすることができる。
[0069]
図4(B)、(C)に示すタイミングチャートを用いて半導体装置100bの動作の例を説明する。なお、半導体装置100aと同一の説明は省略する。
[0070]
図4(B)のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
[0071]
期間T1より前に配線117の電位を“0”、配線116の電位を“H”、配線120の電位を“H”とする。配線116の電位を“H”とすることでトランジスタ104が導通し、ノードNSの電位は“L”にリセットされる。また、配線120の電位を“H”とすることでトランジスタ107が導通し、ノードNMの電位は“L”にリセットされる。
[0072]
期間T1で配線116の電位を“L”、配線120の電位を“L”とすると、まずセンサ素子101の動作によってノードNSの電位が上昇し、トランジスタ102が導通してノードNMの電位も上昇する。
[0073]
期間T2で配線116の電位を“H”とすると、ノードNSの電位はリセットされ、トランジスタ102は非導通となる。したがって、ノードNMの電位は保持される。
[0074]
また、期間T2においては、配線116の電位を“H”とする代わりに、破線で示すように配線117の電位を“−V”としてもよい。配線117の電位を“−V”とすることで、ノードNSの電位に関わらずトランジスタ102を非導通とすることができ、ノードNMの電位を保持することができる。この場合、センサ素子101の動作に応じてノードNSの電位は上昇し続け、その後飽和する。なお、期間T2においては、配線116の電位を“H”とし、かつ配線117の電位を“−V”としてもよい。
[0075]
期間T3で配線118の電位を“H”とするとトランジスタ106が導通し、保持されているノードNMの電位を配線119に読み出すことができる。以上の動作を繰り返すことで、期間T1においてセンサ素子101が検知した信号を定期的に読み出すことができる。
[0076]
図4(C)は、複数回の検知期間毎に読み出しを行う動作を説明するタイミングチャートである。基本動作は図4(B)と同様であり、図3(D)の説明と同様に、検知期間と検知期間との間でノードNSの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子101が取得する信号電位の最大値を出力することができる。
[0077]
<構成例3>
図5(A)は、ノードNSをリセットするためのトランジスタを省いた半導体装置100cの回路図である。当該構成では、ノードNSのリセット動作がセンサ素子101を介して行われるため、センサ素子101は非線形特性を有する素子に限定される。例えば、センサ素子101にはフォトダイオードを用いることができ、フォトダイオードのアノードがノードNSに電気的に接続される。フォトダイオードのカソードは配線112と電気的に接続することができるため、電源線の一つを削減することができる。
[0078]
半導体装置100cは、半導体装置100aからトランジスタ104を省き、トランジスタ108を設けた構成となっている。トランジスタ108のソースまたはドレインの一方はトランジスタ102のソースまたはドレインの一方と電気的に接続し、ソースまたはドレインの他方はノードNMと電気的に接続する構成とする。当該構成とすることで、トランジスタ102の動作にかかわらずトランジスタ108を非導通とすることでノードNMの電位を保持することができる。
[0079]
図5(B)のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
[0080]
期間T1より前に配線112の電位を“L”、配線117の電位を“+V”、配線121の電位を“H”とする。配線117の電位を“+V”とすることでトランジスタ102は導通状態となり、ノードNMは配線112の電位“L”にリセットされる。また、センサ素子101(フォトダイオード)には順方向バイアスがかかるため、ノードNSの電位は“L”にリセットされる。
[0081]
期間T1で配線112の電位を“H”、配線117の電位を“0”とすると、センサ素子101が動作してノードNSの電位が上昇し、トランジスタ102が導通してノードNMの電位も上昇する。
[0082]
期間T2で配線121の電位を“L”とすると、トランジスタ108は非導通となる。したがって、ノードNMの電位は保持される。
[0083]
期間T3で配線118の電位を“H”とするとトランジスタ106が導通し、保持されているノードNMの電位を配線119に読み出すことができる。以上の動作を繰り返すことで、期間T1においてセンサ素子101が検知した信号を定期的に読み出すことができる。
[0084]
図5(C)は、複数回の検知期間毎に読み出す動作を説明するタイミングチャートである。基本動作は図5(B)と同様であり、図3(D)の説明と同様に、検知期間と検知期間との間でノードNSの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子101が取得する信号電位の最大値を出力することができる。
[0085]
<構成例4>
図6(A)は、図5(A)に示す半導体装置100cの変形例である半導体装置100dの回路図である。
[0086]
半導体装置100dは、半導体装置100cからトランジスタ108を省いた構成を有する。当該構成では、トランジスタ102を非導通とすることでノードNMの電位を保持することができる。
[0087]
図6(B)のタイミングチャートを用いて、検知期間毎に読み出しを行う動作を説明する。
[0088]
期間T1より前に配線112の電位を“L”、配線117の電位を“+V”とする。配線117の電位を“+V”とすることでトランジスタ102は導通状態となり、ノードNMは配線112の電位“L”にリセットされる。また、センサ素子101(フォトダイオード)には順方向バイアスがかかるため、ノードNSの電位は“L”にリセットされる。
[0089]
期間T1で配線112の電位を“H”、配線117の電位を“0”とすると、センサ素子101が動作してノードNSの電位が上昇し、それに伴ってノードNMの電位も上昇する。
[0090]
期間T2で配線112の電位を“L”、配線117の電位を“−V”とすると、トランジスタ102は非導通となる。したがって、ノードNMの電位は保持される。
[0091]
期間T3で配線118の電位を“H”とするとトランジスタ106が導通し、保持されているノードNMの電位を配線119に読み出すことができる。以上の動作を繰り返すことで、期間T1においてセンサ素子101が検知した信号を定期的に読み出すことができる。
[0092]
図6(C)は、複数回の検知期間毎に読み出す動作を説明するタイミングチャートである。基本動作は図6(B)と同様であり、図3(D)の説明と同様に、検知期間と検知期間との間でノードNSの電位をリセットすることで、検知期間の回数にかかわらずセンサ素子101が取得する信号電位の最大値を出力することができる。
[0093]
<構成例5>
図7(A)は、センサ素子101の動作に対してノードNSの電位が可逆的に変化する半導体装置100eの回路図である。例えば、センサ素子101には自己の状態に応じて容量値が変化する素子を用いることができる。具体的には、前述した誘電率の温度依存性の大きいPVDF(ポリフッ化ビニリデン)、PVDF−TrFE(ポリフッ化ビニリデン−三フッ化エチレン共重合体)などの有機材料を一対の電極間に有した可変容量素子などが挙げられる。当該可変容量素子では、特定の温度範囲において、温度の上昇とともに誘電率も上昇する。
[0094]
図7(A)において、ノードNSの電位は、配線111の電位と、センサ素子101の容量およびトランジスタ102のゲート容量間の容量比によって決まる。例えば、特定の定常状態からセンサ素子101の容量値が大きくなる場合、センサ素子101を介した容量結合が大きくなるため、ノードNSの電位は配線111に供給される電圧に近づく。したがって、配線111に供給される電圧がノードNSの電位よりも低電位(例えば負電位など)であるとき、温度が上昇しセンサ素子101の容量値が大きくなることで、ノードNSの電位は減少する。また、配線111に供給される電圧がノードNSの電位よりも高電位であるとき、温度が上昇しセンサ素子101の容量値が大きくなることで、ノードNSの電位は上昇する。
[0095]
半導体装置100eの構成は、センサ素子101以外は半導体装置100aと同様とすることができる。センサ素子101の一方の電極はノードNSと電気的に接続され、他方の電極は配線111と電気的に接続される。センサ素子101に極性はない。
[0096]
図7(B)のタイミングチャートを用いて、半導体装置100eの読み出し動作を説明する。なお、半導体装置100a等とは異なり、ノードNSの電位は可逆性であるため、定期的なリセット動作は不要である。
[0097]
期間T1より前に配線112の電位を“L”、配線111の電位を“L”、配線117の電位を“+V”、配線116の電位を“H”とする。配線117の電位を“+V”とすることでトランジスタ102は導通状態となり、ノードNMは配線112の電位“L”にリセットされる。また、配線116の電位を“H”とすることでトランジスタ104が導通し、ノードNSの電位は“L”にリセットされる。
[0098]
期間T1で、まず配線112の電位を“H”、配線111の電位を“Vs”、配線117の電位を“0”、配線116の電位を“L”とする。ここで、配線111の電位“Vs”は、センサ素子101に印加される適切な電圧である。期間T1内において、センサ素子101が温度変化を検知すれば、ノードNSの電位Vs’は温度変化に追随して変化する。そして、ノードNMの電位は、ノードNSの電位Vs’の上昇に伴って上昇し、その後ノードNSの電位Vs’が下降した場合は最大値を保持する。
[0099]
期間T2で配線116の電位を“H”とすると、ノードNSの電位はリセットされ、トランジスタ102は非導通となる。したがって、ノードNMの電位は保持される。
[0100]
また、期間T2においては、配線116の電位を“H”とする代わりに、破線で示すように配線117の電位を“−V”としてもよい。配線117の電位を“−V”とすることで、ノードNSの電位に関わらずトランジスタ102を非導通とすることができ、ノードNMの電位を保持することができる。なお、期間T2においては、配線116の電位を“H”とし、かつ配線117の電位を“−V”としてもよい。
[0101]
期間T3で配線118の電位を“H”とするとトランジスタ106が導通し、保持されているノードNMの電位を配線119に読み出すことができる。以上の動作を繰り返すことで、期間T1においてセンサ素子101が検知した信号を定期的に読み出すことができる。また、期間T1を長くして、その間の最大値を読み出すこともできる。
[0102]
<応用例1>
図8(A)は、本発明の一態様の半導体装置を一要素とした発振器200を説明する図である。発振器200は奇数個の回路ブロック150を有し、初段の入力端子が最後段の出力端子と電気的に接続されるリングオシレータ型の発振器である。なお、回路ブロック150は1段であって、当該回路ブロック150の入力端子と出力端子が電気的に接続されていてもよい。
[0103]
回路ブロック150は、インバータ回路151と、遅延回路152を有する。ここで、遅延回路152には、例えば、図1に示す半導体装置の回路構成を用いることができる。発振器200は、ノードNMに保持された電位に応じて発振周波数を変化させることができる。
[0104]
遅延回路152の入力端子はトランジスタ103のソースまたはドレインの一方であり、インバータ回路151の出力端子と電気的に接続される。遅延回路152の出力端子はトランジスタ103のソースまたはドレインの他方であり、回路ブロック150の出力端子としても機能する。インバータ回路151の入力端子は、回路ブロック150の入力端子として機能する。
[0105]
なお、遅延回路152としては、先に説明した半導体装置100a乃至100eからトランジスタ106を省いた構成を用いることもできる。ただし、トランジスタ103のソースまたはドレインの一方とトランジスタ102のソースまたはドレインの他方とは電気的に接続しない構成とする。
[0106]
また、遅延回路152は、トランジスタ106を有する構成であってもよい。発振器200の動作を一時的に休止する場合、トランジスタ106を非導通とすることでインバータ回路151の入力端子の電位を保持することができる。したがって、発振器200の動作を再開した場合に速やかにクロック信号を出力することができる。
[0107]
なお、インバータ回路は、OSトランジスタを用いた単極性回路で構成することができる。または、シリコンをチャネル形成領域に有するトランジスタ(以下、Siトランジスタ)を用い、極性の異なるトランジスタを組み合わせて構成してもよい。
[0108]
発振器200から出力されるクロック信号は、外部の回路の動作を制御するクロック信号として用いることができる。発振器200を用いることで、光の強度、振動(音)、または温度などに応じてシステムの動作を制御することができる。
[0109]
また、図8(B)に示すように、発振器200から出力されるクロック信号はカウンタ回路202に入力されてもよい。カウンタ回路202は、当該クロック信号に応じて複数ビットのデジタル信号を出力することができる。したがって、発振器200とカウンタ回路202の組み合わせは、光の強度、振動(音)、または温度などを定量化するデジタルセンサとして機能させることができる。
[0110]
カウンタ回路202としては、例えば、図8(C)に示すD−FF(Dフリップフロップ)で構成される任意のnビット(nは自然数)のカウンタ回路を用いることができる。発振器200が出力するクロック信号は、1段目のD−FFに入力され、一定期間カウントされる。カウンタ回路はRB信号によりリセットされ、再びカウントを始めることができる。SET信号を入力することでカウント値はLAT回路に転送される。SEL信号およびSELB信号が入力されると、LAT回路に保存された値が配線OUT[0:n]に出力される。なお、カウンタ回路は非同期式に限らず同期式であってもよい。
[0111]
<応用例2>
図9(A)は、図8(A)に示す回路ブロック150の他の構成例を示す図である。遅延回路152は、センサ素子131と、トランジスタ132、133、134と、容量素子135を有する。センサ素子131としては、センサ素子101と同じ素子を用いることができる。トランジスタ132は、トランジスタ102と同様に第1のゲートおよび第2のゲートを有する。
[0112]
また、トランジスタ132は高速動作が望まれ、トランジスタ133、134はオフ電流が低いことが望まれる。したがって、トランジスタ132、133、134にはOSトランジスタを用いることが好ましい。
[0113]
センサ素子131の一方の電極には、トランジスタ132の第1のゲートが電気的に接続される。トランジスタ132の第1のゲートには、トランジスタ134のソースまたはドレインの一方が電気的に接続される。ここで、センサ素子131の一方の電極、トランジスタ132の第1のゲート、およびトランジスタ134のソースまたはドレインの一方が接続される点をノードNTとする。
[0114]
トランジスタ132の第2のゲートには、トランジスタ133のソースまたはドレインの一方が電気的に接続される。トランジスタ133のソースまたはドレインの一方には、容量素子135の一方の電極が電気的に接続される。ここで、トランジスタ132の第2のゲート、トランジスタ133のソースまたはドレインの一方、および容量素子135の一方の電極が接続される点をノードNXとする。
[0115]
トランジスタ132のソースまたはドレインの一方は、インバータ回路151の出力端子と電気的に接続される。トランジスタ132のソースまたはドレインの他方は、回路ブロック150の出力端子として機能する。また、トランジスタ134はノードNTの電位をリセットする機能を有する。
[0116]
トランジスタ133を導通すると、配線143からノードNXに所定の電位信号が書き込まれる。OSトランジスタのオフ電流は小さいため、トランジスタ133を非導通とすることでノードNXの電位は長時間保持される。ノードNXの電位に従ってトランジスタ132は導通状態となり、発振器200は所定の周波数のクロック信号を生成する。当該クロック信号は、例えば主要な回路の制御信号として用いることができる。
[0117]
ここで、センサ素子131の動作によりノードNTの電位が変化すると、トランジスタ132のしきい値電圧が変化する。トランジスタ132はノードNXに書き込まれた電位によって導通状態であるが、しきい値電圧の変化によって出力電流の値が変化する。したがって、発振器200が生成するクロック信号の周波数が変化する。なお、センサ素子131によってノードNTの電位を大きく変化することができれば、トランジスタ132を非導通とすることができ、クロック信号の生成を停止することもできる。
[0118]
具体的な例として、センサ素子131に、半導体装置100eに用いた、温度に対して容量値が変化する素子を用いた場合を説明する。センサ素子131の他方の電極に負電位を印加すると、温度上昇に対してノードNTの電位は初期値より小さくなる方向に変化する。したがって、トランジスタ132のドレイン電流は小さくなる方向に変化するため、発振器200が生成するクロック信号の周波数は小さくなる。
[0119]
つまり、発振器200は、動作初期においては設定されたクロック信号を生成するが、温度が上昇すると初期より周波数の低いクロック信号を生成するようなる。このような特性を利用することで、回路動作の負荷が大きく、温度が上昇した場合に、クロック周波数を自動的に低下させることができる。例えば、LSI(CPU、GPU、FPGA、またはASICなど)のクロック生成回路に発振器200を用いることで、素子の破壊や寿命の低下を防止することができる。
[0120]
なお、図9(B)に示すように、センサ素子131は、複数の回路ブロック150で共有されていてもよい。また、トランジスタ134は、複数の回路ブロック150で共有されていてもよい。なお、図8(A)に示す発振器200においても、センサ素子101は、複数の回路ブロック150で共有されていてもよい。また、ノードNSの電位をリセットするためのトランジスタは、複数の回路ブロック150で共有されていてもよい。
[0121]
<応用例3>
図10(A)は、本発明の一態様の半導体装置を複数有するセンサ装置を説明するブロック図である。センサ装置は、センサアレイ180、回路170、回路171、回路172および回路173を有する。センサアレイ180は、マトリクス状に配置された回路160を有する。
[0122]
回路160は、例えば、図10(B)に示す半導体装置の回路構成とすることができる。また、先に説明した半導体装置100a乃至100eの回路構成であってもよい。回路160は、配線118を介して回路170と電気的に接続される。また、回路160は、配線119を介して回路171と電気的に接続される。
[0123]
回路170は、ロードライバとしての機能を有することができる。回路170には、例えば、デコーダまたはシフトレジスタを用いることができる。回路170により読み出し行を選択し、回路160で生成された信号を配線119に出力することができる。
[0124]
回路171は、回路160が出力する信号からノイズ成分を削減する機能を有することができる。回路171には、例えば、相間二重サンプリング回路(CDS回路)などを用いることができる。なお、回路171を省いた構成であってもよい。
[0125]
回路172は、読み出し回路としての機能を有することができる。回路172は、例えば、コンパレータ回路およびカウンタ回路を有する構成とすることができる。回路171からコンパレータ回路に入力される信号電位と、掃引される基準電位とが比較される。そして、コンパレータ回路の出力に応じてカウンタ回路が動作し、デジタル信号を生成する。すなわち、回路172は、A/Dコンバータとして機能させることができる。
[0126]
回路173は、カラムドライバとしての機能を有することができる。回路173には、例えば、デコーダまたはシフトレジスタを用いることができる。回路173により読み出し列を選択し、回路172で生成されたデジタルデータを配線121に出力することができる。
[0127]
以上の構成によって、マトリクス状に配置された回路160のそれぞれからセンサ素子101が取得した信号を得ることができる。例えば、センサ素子101として光電変換素子を用いた場合は、イメージセンサとして機能させることができる。また、圧電素子を用いた場合は、シート状の圧力センサとして機能させることができ、圧力の面内分布などの情報を得ることができる。また、感熱素子を用いた場合は、シート状の温度センサとして機能させることができ、温度の面内分布などの情報を得ることができる。また、赤外線のイメージセンサとして機能させることもできる。
[0128]
なお、配線121の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、表示装置、通信装置などを接続先とすることができる。
[0129]
回路172から出力されるデジタルデータをニューラルネットワークに取り込むことで、例えば、取得したデータの高分解能化、ノイズの低減、センサの状態を変化させる要素の認識、データ補正、文字認識、指紋認証、不良解析、統計処理などの処理を行うことができる。
[0130]
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
[0131]
(実施の形態2)
本実施の形態では、実施の形態1で説明した応用例に用いることのできるニューラルネットワークに用いることが可能な半導体装置の構成例について説明する。
[0132]
図11(A)に示すように、ニューラルネットワークNNは入力層IL、出力層OL、中間層(隠れ層)HLによって構成することができる。入力層IL、出力層OL、中間層HLはそれぞれ、1または複数のニューロン(ユニット)を有する。なお、中間層HLは1層であってもよいし2層以上であってもよい。2層以上の中間層HLを有するニューラルネットワークはDNN(ディープニューラルネットワーク)と呼ぶこともでき、ディープニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
[0133]
入力層ILの各ニューロンには入力データが入力され、中間層HLの各ニューロンには前層または後層のニューロンの出力信号が入力され、出力層OLの各ニューロンには前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし(全結合)、一部のニューロンと結合されていてもよい。
[0134]
図11(B)に、ニューロンによる演算の例を示す。ここでは、ニューロンNと、ニューロンNに信号を出力する前層の2つのニューロンを示している。ニューロンNには、前層のニューロンの出力x と、前層のニューロンの出力x が入力される。そして、ニューロンNにおいて、出力x と重みw の乗算結果(x )と出力x と重みw の乗算結果(x )の総和x +x が計算された後、必要に応じてバイアスbが加算され、値a=x +x +bが得られる。そして、値aは活性化関数hによって変換され、ニューロンNから出力信号y=h(a)が出力される。
[0135]
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる(上記のx +x )。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができる。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いてもよい。
[0136]
本発明の一態様では、積和演算回路にアナログ回路を用いる。したがって、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
[0137]
積和演算回路は、Siトランジスタによって構成してもよいし、OSトランジスタによって構成してもよい。特に、OSトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、SiトランジスタとOSトランジスタの両方を用いて積和演算回路を構成してもよい。以下、積和演算回路の機能を備えた半導体装置の構成例について説明する。
[0138]
<半導体装置の構成例>
図12に、ニューラルネットワークの演算を行う機能を有する半導体装置MACの構成例を示す。半導体装置MACは、ニューロン間の結合強度(重み)に対応する第1のデータと、入力データに対応する第2のデータの積和演算を行う機能を有する。なお、第1のデータおよび第2のデータはそれぞれ、アナログデータまたは多値のデータ(離散的なデータ)とすることができる。また、半導体装置MACは、積和演算によって得られたデータを活性化関数によって変換する機能を有する。
[0139]
半導体装置MACは、セルアレイCA、電流源回路CS、カレントミラー回路CM、回路WDD、回路WLD、回路CLD、オフセット回路OFST、および活性化関数回路ACTVを有する。
[0140]
セルアレイCAは、複数のメモリセルMCおよび複数のメモリセルMCrefを有する。図12には、セルアレイCAがm行n列(m,nは1以上の整数)のメモリセルMC(MC[1,1]乃至MC[m,n])と、m個のメモリセルMCref(MCref[1]乃至MCref[m])を有する構成例を示している。メモリセルMCは、第1のデータを格納する機能を有する。また、メモリセルMCrefは、積和演算に用いられる参照データを格納する機能を有する。なお、参照データはアナログデータまたは多値のデータとすることができる。
[0141]
メモリセルMC[i,j](iは1以上m以下の整数、jは1以上n以下の整数)は、配線WL[i]、配線RW[i]、配線WD[j]、および配線BL[j]と接続されている。また、メモリセルMCref[i]は、配線WL[i]、配線RW[i]、配線WDref、配線BLrefと接続されている。ここで、メモリセルMC[i,j]と配線BL[j]間を流れる電流をI MC[i,j]と表記し、メモリセルMCref[i]と配線BLref間を流れる電流をI MCref[i]と表記する。
[0142]
メモリセルMCおよびメモリセルMCrefの具体的な構成例を、図13に示す。図13には代表例としてメモリセルMC[1,1]、[2,1]およびメモリセルMCref[1]、[2]を示しているが、他のメモリセルMCおよびメモリセルMCrefにも同様の構成を用いることができる。メモリセルMCおよびメモリセルMCrefはそれぞれ、トランジスタTr11、Tr12、容量素子C11を有する。ここでは、トランジスタTr11およびトランジスタTr12がnチャネル型のトランジスタである場合について説明する。
[0143]
メモリセルMCにおいて、トランジスタTr11のゲートは配線WLと接続され、ソースまたはドレインの一方はトランジスタTr12のゲート、および容量素子C11の第1の電極と接続され、ソースまたはドレインの他方は配線WDと接続されている。トランジスタTr12のソースまたはドレインの一方は配線BLと接続され、ソースまたはドレインの他方は配線VRを接続されている。容量素子C11の第2の電極は、配線RWと接続されている。配線VRは、所定の電位を供給する機能を有する配線である。ここでは一例として、配線VRから低電源電位(接地電位など)が供給される場合について説明する。
[0144]
トランジスタTr11のソースまたはドレインの一方、トランジスタTr12のゲート、および容量素子C11の第1の電極と接続されたノードを、ノードNMとする。また、メモリセルMC[1,1]、[2,1]のノードNMを、それぞれノードNM[1,1]、[2,1]と表記する。
[0145]
メモリセルMCrefも、メモリセルMCと同様の構成を有する。ただし、メモリセルMCrefは配線WDの代わりに配線WDrefと接続され、配線BLの代わりに配線BLrefと接続されている。また、メモリセルMCref[1]、[2]において、トランジスタTr11のソースまたはドレインの一方、トランジスタTr12のゲート、および容量素子C11の第1の電極と接続されたノードを、それぞれノードNMref[1]、[2]と表記する。
[0146]
ノードNMとノードNMrefはそれぞれ、メモリセルMCとメモリセルMCrefの保持ノードとして機能する。ノードNMには第1のデータが保持され、ノードNMrefには参照データが保持される。また、配線BL[1]からメモリセルMC[1,1]、[2,1]のトランジスタTr12には、それぞれ電流I MC[1,1]、I MC[2,1]が流れる。また、配線BLrefからメモリセルMCref[1]、[2]のトランジスタTr12には、それぞれ電流I MCref[1]、I MCref[2]が流れる。
[0147]
トランジスタTr11は、ノードNMまたはノードNMrefの電位を保持する機能を有するため、トランジスタTr11のオフ電流は小さいことが好ましい。そのため、トランジスタTr11としてオフ電流が極めて小さいOSトランジスタを用いることが好ましい。これにより、ノードNMまたはノードNMrefの電位の変動を抑えることができ、演算精度の向上を図ることができる。また、ノードNMまたはノードNMrefの電位をリフレッシュする動作の頻度を低く抑えることが可能となり、消費電力を削減することができる。
[0148]
トランジスタTr12は特に限定されず、例えばSiトランジスタまたはOSトランジスタなどを用いることができる。トランジスタTr12にOSトランジスタを用いる場合、トランジスタTr11と同じ製造装置を用いて、トランジスタTr12を作製することが可能となり、製造コストを抑制することができる。なお、トランジスタTr12はnチャネル型であってもpチャネル型であってもよい。
[0149]
電流源回路CSは、配線BL[1]乃至配線BL[n]および配線BLrefと接続されている。電流源回路CSは、配線BL[1]乃至配線BL[n]および配線BLrefに電流を供給する機能を有する。なお、配線BL[1]乃至配線BL[n]に供給される電流値と配線BLrefに供給される電流値は異なっていてもよい。ここでは、電流源回路CSから配線BL[1]乃至配線BL[n]に供給される電流をI 、電流源回路CSから配線BLrefに供給される電流をI Crefと表記する。
[0150]
カレントミラー回路CMは、配線IL[1]乃至配線IL[n]および配線ILrefを有する。配線IL[1]乃至配線IL[n]はそれぞれ配線BL[1]乃至配線BL[n]と接続され、配線ILrefは、配線BLrefと接続されている。ここでは、配線IL[1]と配線BL[1]の接続箇所乃至配線IL[n]と配線BL[n]の接続箇所をノードNP[1]乃至ノードNP[n]と表記する。また、配線ILrefと配線BLrefの接続箇所をノードNPrefと表記する。
[0151]
カレントミラー回路CMは、ノードNPrefの電位に応じた電流I CMを配線ILrefに流す機能と、この電流I CMを配線IL[1]乃至配線IL[n]にも流す機能を有する。図12には、配線BLrefから配線ILrefに電流I CMが排出され、配線BL[1]乃至配線BL[n]から配線IL[1]乃至配線IL[n]に電流I CMが排出される例を示している。また、カレントミラー回路CMから配線BL[1]乃至配線BL[n]を介してセルアレイCAに流れる電流を、I [1]乃至I [n]と表記する。また、カレントミラー回路CMから配線BLrefを介してセルアレイCAに流れる電流を、I Brefと表記する。
[0152]
回路WDDは、配線WD[1]乃至配線WD[n]および配線WDrefと接続されている。回路WDDは、メモリセルMCに格納される第1のデータに対応する電位を、配線WD[1]乃至配線WD[n]に供給する機能を有する。また、回路WDDは、メモリセルMCrefに格納される参照データに対応する電位を、配線WDrefに供給する機能を有する。回路WLDは、配線WL[1]乃至配線WL[m]と接続されている。回路WLDは、データの書き込みを行うメモリセルMCまたはメモリセルMCrefを選択するための信号を、配線WL[1]乃至配線WL[m]に供給する機能を有する。回路CLDは、配線RW[1]乃至配線RW[m]と接続されている。回路CLDは、第2のデータに対応する電位を、配線RW[1]乃至配線RW[m]に供給する機能を有する。
[0153]
オフセット回路OFSTは、配線BL[1]乃至配線BL[n]および配線OL[1]乃至配線OL[n]と接続されている。オフセット回路OFSTは、配線BL[1]乃至配線BL[n]からオフセット回路OFSTに流れる電流量、および/または、配線BL[1]乃至配線BL[n]からオフセット回路OFSTに流れる電流の変化量を検出する機能を有する。また、オフセット回路OFSTは、検出結果を配線OL[1]乃至配線OL[n]に出力する機能を有する。なお、オフセット回路OFSTは、検出結果に対応する電流を配線OLに出力してもよいし、検出結果に対応する電流を電圧に変換して配線OLに出力してもよい。セルアレイCAとオフセット回路OFSTの間を流れる電流を、I α[1]乃至I α[n]と表記する。
[0154]
オフセット回路OFSTの構成例を図14に示す。図14に示すオフセット回路OFSTは、回路OC[1]乃至回路OC[n]を有する。また、回路OC[1]乃至回路OC[n]はそれぞれ、トランジスタTr21、トランジスタTr22、トランジスタTr23、容量素子C21、および抵抗素子R1を有する。各素子の接続関係は図14に示す通りである。なお、容量素子C21の第1の電極および抵抗素子R1の第1の端子と接続されたノードを、ノードNaとする。また、容量素子C21の第2の電極、トランジスタTr21のソースまたはドレインの一方、およびトランジスタTr22のゲートと接続されたノードを、ノードNbとする。
[0155]
配線VrefLは電位Vrefを供給する機能を有し、配線VaLは電位Vaを供給する機能を有し、配線VbLは電位Vbを供給する機能を有する。また、配線VDDLは電位VDDを供給する機能を有し、配線VSSLは電位VSSを供給する機能を有する。ここでは、電位VDDが高電源電位であり、電位VSSが低電源電位である場合について説明する。また、配線RSTは、トランジスタTr21の導通状態を制御するための電位を供給する機能を有する。トランジスタTr22、トランジスタTr23、配線VDDL、配線VSSL、および配線VbLによって、ソースフォロワ回路が構成される。
[0156]
次に、回路OC[1]乃至回路OC[n]の動作例を説明する。なお、ここでは代表例として回路OC[1]の動作例を説明するが、回路OC[2]乃至回路OC[n]も同様に動作させることができる。まず、配線BL[1]に第1の電流が流れると、ノードNaの電位は、第1の電流と抵抗素子R1の抵抗値に応じた電位となる。また、このときトランジスタTr21はオン状態であり、ノードNbに電位Vaが供給される。その後、トランジスタTr21はオフ状態となる。
[0157]
次に、配線BL[1]に第2の電流が流れると、ノードNaの電位は、第2の電流と抵抗素子R1の抵抗値に応じた電位に変化する。このときトランジスタTr21はオフ状態であり、ノードNbはフローティング状態となっているため、ノードNaの電位の変化に伴い、ノードNbの電位は容量結合により変化する。ここで、ノードNaの電位の変化をΔV Naとし、容量結合係数を1とすると、ノードNbの電位はVa+ΔV Naとなる。そして、トランジスタTr22のしきい値電圧をV thとすると、配線OL[1]から電位Va+ΔV Na−V thが出力される。ここで、Va=V thとすることにより、配線OL[1]から電位ΔV Naを出力することができる。
[0158]
電位ΔV Naは、第1の電流から第2の電流への変化量、抵抗素子R1、および電位Vrefに応じて定まる。ここで、抵抗素子R1と電位Vrefは既知であるため、電位ΔV Naから配線BLに流れる電流の変化量を求めることができる。
[0159]
上記のようにオフセット回路OFSTによって検出された電流量、および/または電流の変化量に対応する信号は、配線OL[1]乃至配線OL[n]を介して活性化関数回路ACTVに入力される。
[0160]
活性化関数回路ACTVは、配線OL[1]乃至配線OL[n]、および、配線NIL[1]乃至配線NIL[n]と接続されている。活性化関数回路ACTVは、オフセット回路OFSTから入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、tanh関数、softmax関数、ReLU関数、しきい値関数などを用いることができる。活性化関数回路ACTVによって変換された信号は、出力データとして配線NIL[1]乃至配線NIL[n]に出力される。
[0161]
<半導体装置の動作例>
上記の半導体装置MACを用いて、第1のデータと第2のデータの積和演算を行うことができる。以下、積和演算を行う際の半導体装置MACの動作例を説明する。
[0162]
図15に半導体装置MACの動作例のタイミングチャートを示す。図15には、図13における配線WL[1]、配線WL[2]、配線WD[1]、配線WDref、ノードNM[1,1]、ノードNM[2,1]、ノードNMref[1]、ノードNMref[2]、配線RW[1]、および配線RW[2]の電位の推移と、電流I [1]−I α[1]、および電流I Brefの値の推移を示している。電流I [1]−I α[1]は、配線BL[1]からメモリセルMC[1,1]、[2,1]に流れる電流の総和に相当する。
[0163]
なお、ここでは代表例として図13に示すメモリセルMC[1,1]、[2,1]およびメモリセルMCref[1]、[2]に着目して動作を説明するが、他のメモリセルMCおよびメモリセルMCrefも同様に動作させることができる。
[0164]
[第1のデータの格納]
まず、時刻T01−T02において、配線WL[1]の電位がハイレベル(High)となり、配線WD[1]の電位が接地電位(GND)よりもV PR−V W[1,1]大きい電位となり、配線WDrefの電位が接地電位よりもV PR大きい電位となる。また、配線RW[1]、および配線RW[2]の電位が基準電位(REFP)となる。なお、電位V W[1,1]はメモリセルMC[1,1]に格納される第1のデータに対応する電位である。また、電位V PRは参照データに対応する電位である。これにより、メモリセルMC[1,1]およびメモリセルMCref[1]が有するトランジスタTr11がオン状態となり、ノードNM[1,1]の電位がV PR−V W[1,1]、ノードNMref[1]の電位がV PRとなる。
[0165]
このとき、配線BL[1]からメモリセルMC[1,1]のトランジスタTr12に流れる電流I MC[1,1],0は、次の式で表すことができる。ここで、kはトランジスタTr12のチャネル長、チャネル幅、移動度、およびゲート絶縁膜の容量などで決まる定数である。また、V thはトランジスタTr12のしきい値電圧である。
[0166]
MC[1,1],0=k(V PR−V W[1,1]−V th     (E1)
[0167]
また、配線BLrefからメモリセルMCref[1]のトランジスタTr12に流れる電流I MCref[1],0は、次の式で表すことができる。
[0168]
MCref[1],0=k(V PR−V th     (E2)
[0169]
次に、時刻T02−T03において、配線WL[1]の電位がローレベル(Low)となる。これにより、メモリセルMC[1,1]およびメモリセルMCref[1]が有するトランジスタTr11がオフ状態となり、ノードNM[1,1]およびノードNMref[1]の電位が保持される。
[0170]
なお、前述の通り、トランジスタTr11としてOSトランジスタを用いることが好ましい。これにより、トランジスタTr11のリーク電流を抑えることができ、ノードNM[1,1]およびノードNMref[1]の電位を正確に保持することができる。
[0171]
次に、時刻T03−T04において、配線WL[2]の電位がハイレベル(High)となり、配線WD[1]の電位が接地電位よりもV PR−V W[2,1]大きい電位となり、配線WDrefの電位が接地電位よりもV PR大きい電位となる。なお、電位V W[2,1]はメモリセルMC[2,1]に格納される第1のデータに対応する電位である。これにより、メモリセルMC[2,1]およびメモリセルMCref[2]が有するトランジスタTr11がオン状態となり、ノードNM[2,1]の電位がV PR−V W[2,1]、ノードNMref[2]の電位がV PRとなる。
[0172]
このとき、配線BL[1]からメモリセルMC[2,1]のトランジスタTr12に流れる電流I MC[2,1],0は、次の式で表すことができる。
[0173]
MC[2,1],0=k(V PR−V W[2,1]−V th     (E3)
[0174]
また、配線BLrefからメモリセルMCref[2]のトランジスタTr12に流れる電流I MCref[2],0は、次の式で表すことができる。
[0175]
MCref[2],0=k(V PR−V th     (E4)
[0176]
次に、時刻T04−T05において、配線WL[2]の電位がローレベル(Low)となる。これにより、メモリセルMC[2,1]およびメモリセルMCref[2]が有するトランジスタTr11がオフ状態となり、ノードNM[2,1]およびノードNMref[2]の電位が保持される。
[0177]
以上の動作により、メモリセルMC[1,1]、[2,1]に第1のデータが格納され、メモリセルMCref[1]、[2]に参照データが格納される。
[0178]
ここで、時刻T04−T05において、配線BL[1]および配線BLrefに流れる電流を考える。配線BLrefには、電流源回路CSから電流が供給される。また、配線BLrefを流れる電流は、カレントミラー回路CM、メモリセルMCref[1]、[2]へ排出される。電流源回路CSから配線BLrefに供給される電流をI Cref、配線BLrefからカレントミラー回路CMへ排出される電流をI CM,0とすると、次の式が成り立つ。
[0179]
Cref−I CM,0=I MCref[1],0+I MCref[2],0     (E5)
[0180]
配線BL[1]には、電流源回路CSからの電流が供給される。また、配線BL[1]を流れる電流は、カレントミラー回路CM、メモリセルMC[1,1]、[2,1]へ排出される。また、配線BL[1]からオフセット回路OFSTに電流が流れる。電流源回路CSから配線BL[1]に供給される電流をI C,0、配線BL[1]からオフセット回路OFSTに流れる電流をI α,0とすると、次の式が成り立つ。
[0181]
−I CM,0=I MC[1,1],0+I MC[2,1]+I α,0     (E6)
[0182]
[第1のデータと第2のデータの積和演算]
次に、時刻T05−T06において、配線RW[1]の電位が基準電位よりもV X[1]大きい電位となる。このとき、メモリセルMC[1,1]、およびメモリセルMCref[1]のそれぞれの容量素子C11には電位V X[1]が供給され、容量結合によりトランジスタTr12のゲートの電位が上昇する。なお、電位V X[1]はメモリセルMC[1,1]およびメモリセルMCref[1]に供給される第2のデータに対応する電位である。
[0183]
トランジスタTr12のゲートの電位の変化量は、配線RWの電位の変化量に、メモリセルの構成によって決まる容量結合係数を乗じた値となる。容量結合係数は、容量素子C11の容量、トランジスタTr12のゲート容量、および寄生容量などによって算出される。以下では便宜上、配線RWの電位の変化量とトランジスタTr12のゲートの電位の変化量が同じ、すなわち容量結合係数が1であるとして説明する。実際には、容量結合係数を考慮して電位V を決定すればよい。
[0184]
メモリセルMC[1,1]およびメモリセルMCref[1]の容量素子C11に電位V X[1]が供給されると、ノードNM[1,1]およびノードNMref[1]の電位がそれぞれV X[1]上昇する。
[0185]
ここで、時刻T05−T06において、配線BL[1]からメモリセルMC[1,1]のトランジスタTr12に流れる電流I MC[1,1],1は、次の式で表すことができる。
[0186]
MC[1,1],1=k(V PR−V W[1,1]+V X[1]−V th     (E7)
[0187]
すなわち、配線RW[1]に電位V X[1]を供給することにより、配線BL[1]からメモリセルMC[1,1]のトランジスタTr12に流れる電流は、ΔI MC[1,1]=I MC[1,1],1−I MC[1,1],0増加する。
[0188]
また、時刻T05−T06において、配線BLrefからメモリセルMCref[1]のトランジスタTr12に流れる電流I MCref[1],1は、次の式で表すことができる。
[0189]
MCref[1],1=k(V PR+V X[1]−V th     (E8)
[0190]
すなわち、配線RW[1]に電位V X[1]を供給することにより、配線BLrefからメモリセルMCref[1]のトランジスタTr12に流れる電流は、ΔI MCref[1]=I MCref[1],1−I MCref[1],0増加する。
[0191]
また、配線BL[1]および配線BLrefに流れる電流について考える。配線BLrefには、電流源回路CSから電流I Crefが供給される。また、配線BLrefを流れる電流は、カレントミラー回路CM、メモリセルMCref[1]、[2]へ排出される。配線BLrefからカレントミラー回路CMへ排出される電流をI CM,1とすると、次の式が成り立つ。
[0192]
Cref−I CM,1=I MCref[1],1+I MCref[2],0     (E9)
[0193]
配線BL[1]には、電流源回路CSから電流I が供給される。また、配線BL[1]を流れる電流は、カレントミラー回路CM、メモリセルMC[1,1]、[2,1]へ排出される。さらに、配線BL[1]からオフセット回路OFSTにも電流が流れる。配線BL[1]からオフセット回路OFSTに流れる電流をI α,1とすると、次の式が成り立つ。
[0194]
−I CM,1=I MC[1,1],1+I MC[2,1],1+I α,1     (E10)
[0195]
そして、式(E1)乃至式(E10)から、電流I α,0と電流I α,1の差(差分電流ΔI α)は次の式で表すことができる。
[0196]
ΔI α=I α,0−I α,1=2kV W[1,1]X[1]     (E11)
[0197]
このように、差分電流ΔI αは、電位V W[1,1]とV X[1]の積に応じた値となる。
[0198]
その後、時刻T06−T07において、配線RW[1]の電位は接地電位となり、ノードNM[1,1]およびノードNMref[1]の電位は時刻T04−T05と同様になる。
[0199]
次に、時刻T07−T08において、配線RW[1]の電位が基準電位よりもV X[1]大きい電位となり、配線RW[2]の電位が基準電位よりもV X[2]大きい電位が供給される。これにより、メモリセルMC[1,1]、およびメモリセルMCref[1]のそれぞれの容量素子C11に電位V X[1]が供給され、容量結合によりノードNM[1,1]およびノードNMref[1]の電位がそれぞれV X[1]上昇する。また、メモリセルMC[2,1]、およびメモリセルMCref[2]のそれぞれの容量素子C11に電位V X[2]が供給され、容量結合によりノードNM[2,1]およびノードNMref[2]の電位がそれぞれV X[2]上昇する。
[0200]
ここで、時刻T07−T08において、配線BL[1]からメモリセルMC[2,1]のトランジスタTr12に流れる電流I MC[2,1],1は、次の式で表すことができる。
[0201]
MC[2,1],1=k(V PR−V W[2,1]+V X[2]−V th     (E12)
[0202]
すなわち、配線RW[2]に電位V X[2]を供給することにより、配線BL[1]からメモリセルMC[2,1]のトランジスタTr12に流れる電流は、ΔI MC[2,1]=I MC[2,1],1−I MC[2,1],0増加する。
[0203]
また、時刻T07−T08において、配線BLrefからメモリセルMCref[2]のトランジスタTr12に流れる電流I MCref[2],1は、次の式で表すことができる。
[0204]
MCref[2],1=k(V PR+V X[2]−V th     (E13)
[0205]
すなわち、配線RW[2]に電位V X[2]を供給することにより、配線BLrefからメモリセルMCref[2]のトランジスタTr12に流れる電流は、ΔI MCref[2]=I MCref[2],1−I MCref[2],0増加する。
[0206]
また、配線BL[1]および配線BLrefに流れる電流について考える。配線BLrefには、電流源回路CSから電流I Crefが供給される。また、配線BLrefを流れる電流は、カレントミラー回路CM、メモリセルMCref[1]、[2]へ排出される。配線BLrefからカレントミラー回路CMへ排出される電流をI CM,2とすると、次の式が成り立つ。
[0207]
Cref−I CM,2=I MCref[1],1+I MCref[2],1     (E14)
[0208]
配線BL[1]には、電流源回路CSから電流I が供給される。また、配線BL[1]を流れる電流は、カレントミラー回路CM、メモリセルMC[1,1]、[2,1]へ排出される。さらに、配線BL[1]からオフセット回路OFSTにも電流が流れる。配線BL[1]からオフセット回路OFSTに流れる電流をI α,2とすると、次の式が成り立つ。
[0209]
−I CM,2=I MC[1,1],1+I MC[2,1],1+I α,2     (E15)
[0210]
そして、式(E1)乃至式(E8)、および、式(E12)乃至式(E15)から、電流I α,0と電流I α,2の差(差分電流ΔI α)は次の式で表すことができる。
[0211]
ΔI α=I α,0−I α,2=2k(V W[1,1]X[1]+V W[2,1]X[2])     (E16)
[0212]
このように、差分電流ΔI αは、電位V W[1,1]と電位V X[1]の積と、電位V W[2,1]と電位V X[2]の積と、を足し合わせた結果に応じた値となる。
[0213]
その後、時刻T08−T09において、配線RW[1]、[2]の電位は接地電位となり、ノードNM[1,1]、[2,1]およびノードNMref[1]、[2]の電位は時刻T04−T05と同様になる。
[0214]
式(E11)および式(E16)に示されるように、オフセット回路OFSTに入力される差分電流ΔI αは、第1のデータ(重み)に対応する電位V と、第2のデータ(入力データ)に対応する電位V の積を足し合わせた結果に応じた値となる。すなわち、差分電流ΔI αをオフセット回路OFSTで計測することにより、第1のデータと第2のデータの積和演算の結果を得ることができる。
[0215]
なお、上記では特にメモリセルMC[1,1]、[2,1]およびメモリセルMCref[1]、[2]に着目したが、メモリセルMCおよびメモリセルMCrefの数は任意に設定することができる。メモリセルMCおよびメモリセルMCrefの行数mを任意の数とした場合の差分電流ΔI αは、次の式で表すことができる。
[0216]
ΔI α=2kΣ W[i,1]X[i]     (E17)
[0217]
また、メモリセルMCおよびメモリセルMCrefの列数nを増やすことにより、並列して実行される積和演算の数を増やすことができる。
[0218]
以上のように、半導体装置MACを用いることにより、第1のデータと第2のデータの積和演算を行うことができる。なお、メモリセルMCおよびメモリセルMCrefとして図13に示す構成を用いることにより、少ないトランジスタ数で積和演算回路を構成することができる。そのため、半導体装置MACの回路規模の縮小を図ることができる。
[0219]
半導体装置MACをニューラルネットワークにおける演算に用いる場合、メモリセルMCの行数mは一つのニューロンに供給される入力データの数に対応させ、メモリセルMCの列数nはニューロンの数に対応させることができる。例えば、図11(A)に示す中間層HLにおいて半導体装置MACを用いた積和演算を行う場合を考える。このとき、メモリセルMCの行数mは、入力層ILから供給される入力データの数(入力層ILのニューロンの数)に設定し、メモリセルMCの列数nは、中間層HLのニューロンの数に設定することができる。
[0220]
なお、半導体装置MACを適用するニューラルネットワークの構造は特に限定されない。例えば半導体装置MACは、畳み込みニューラルネットワーク(CNN)、再帰型ニューラルネットワーク(RNN)、オートエンコーダ、ボルツマンマシン(制限ボルツマンマシンを含む)などに用いることもできる。
[0221]
以上のように、半導体装置MACを用いることにより、ニューラルネットワークの積和演算を行うことができる。さらに、セルアレイCAに図13に示すメモリセルMCおよびメモリセルMCrefを用いることにより、演算精度の向上、消費電力の削減、または回路規模の縮小を図ることが可能な集積回路ICを提供することができる。
[0222]
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
[0223]
(実施の形態3)
本実施の形態では、本発明の一態様の半導体装置の具体的な構成などについて説明する。
[0224]
図16(A)に、本発明の一態様の半導体装置の構成を例示する。図16(A)に示す半導体装置は、層561および層562の積層構造を有する例である。
[0225]
層561は、センサ素子500を有する。センサ素子500は、実施の形態1に示すセンサ素子101、131に相当する。
[0226]
図16(C)、(D)は、センサ素子500として用いることのできる光電変換素子を説明する図である。光電変換素子は、図16(C)に示すように層565aと、層565bと、層565cとの積層とすることができる。
[0227]
図16(C)に示すセンサ素子500はpn接合型フォトダイオードであり、例えば、層565aにp 型半導体、層565bにn型半導体、層565cにn 型半導体を用いることができる。または、層565aにn 型半導体、層565bにp型半導体、層565cにp 型半導体を用いてもよい。または、層565bをi型半導体としたpin接合型フォトダイオードであってもよい。
[0228]
上記pn接合型フォトダイオードまたはpin接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、pin接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
[0229]
また、センサ素子500は、図16(D)に示すように、層566aと、層566bと、層566c、層566dとの積層としてもよい。図16(D)に示すセンサ素子500はアバランシェフォトダイオードの一例であり、層566a、層566dは電極に相当し、層566b、566cは光電変換部に相当する。
[0230]
層566aは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
[0231]
層566dは、可視光に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層566dを省く構成とすることもできる。
[0232]
光電変換部の層566b、566cは、例えばセレン系材料を光電変換層としたpn接合型フォトダイオードの構成とすることができる。層566bとしてはp型半導体であるセレン系材料を用い、層566cとしてはn型半導体であるガリウム酸化物などを用いることが好ましい。
[0233]
セレン系材料を用いた光電変換素子は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ増倍を利用することにより、入射される光量に対するキャリアの増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
[0234]
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物(CIS)、または、銅、インジウム、ガリウム、セレンの化合物(CIGS)などを用いることができる。
[0235]
n型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
[0236]
図16(E)はセンサ素子500として用いることのできる圧電素子(感熱素子)を説明する図である。圧電素子は、図16(E)に示すように層566aと、層566bと、層566cとの積層とすることができる。
[0237]
層567a、567cは一対の電極であり、層566aと同様の金属層を用いることができる。層567bは圧電体であり、BaTiO 、PbTiO 、Pb(Zr,Ti)O (PZT)などの無機材料のほか、PVDF(ポリフッ化ビニリデン)、PVDF−TrFE(ポリフッ化ビニリデン−三フッ化エチレン共重合体)などの有機材料を用いることができる。なお、上記圧電体は焦電体としても作用する。
[0238]
図16(A)に示す層562は、OSトランジスタを有することができる。また、層562は支持基板を有することができる。支持基板としては、ガラス基板やシリコン基板などの硬質基板のほか、金属箔や樹脂フィルムなどの可撓性基板であってもよい。OSトランジスタはこれらの支持基板上に直接形成することができる。または、硬質基板上に形成したOSトランジスタを可撓性基板に転置してもよい。
[0239]
OSトランジスタに用いる半導体材料としては、エネルギーギャップが2eV以上、好ましくは25eV以上、より好ましくは3eV以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するCAC−OSなどを用いることができる。
[0240]
半導体層は、例えばインジウム、亜鉛およびM(アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属)を含むIn−M−Zn系酸化物で表記される膜とすることができる。
[0241]
半導体層を構成する酸化物半導体がIn−M−Zn系酸化物の場合、In−M−Zn酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3:1:2、In:M:Zn=4:2:3、In:M:Zn=4:2:4.1、In:M:Zn=5:1:6、In:M:Zn=5:1:7、In:M:Zn=5:1:8等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。
[0242]
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が1×10 17/cm 以下、好ましくは1×10 15/cm 以下、さらに好ましくは1×10 13/cm 以下、より好ましくは1×10 11/cm 以下、さらに好ましくは1×10 10/cm 未満であり、1×10 −9/cm 以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。これにより不純物濃度が低く、欠陥準位密度が低いため、安定な特性を有する酸化物半導体であるといえる。
[0243]
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性(電界効果移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
[0244]
半導体層を構成する酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、n型化してしまう。このため、半導体層におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)を、2×10 18atoms/cm 以下、好ましくは2×10 17atoms/cm 以下とする。
[0245]
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度(二次イオン質量分析法により得られる濃度)を、1×10 18atoms/cm 以下、好ましくは2×10 16atoms/cm 以下にする。
[0246]
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度(二次イオン質量分析法により得られる濃度)は、5×10 18atoms/cm 以下にすることが好ましい。
[0247]
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、c軸に配向した結晶を有するCAAC−OS(C−Axis Aligned Crystalline Oxide Semiconductor、または、C−Axis Aligned and A−B−plane Anchored Crystalline Oxide Semiconductor)、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、CAAC−OSは最も欠陥準位密度が低い。
[0248]
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
[0249]
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
[0250]
以下では、非単結晶の半導体層の一態様であるCAC(Cloud−Aligned Composite)−OSの構成について説明する。
[0251]
CAC−OSとは、例えば、酸化物半導体を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
[0252]
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
[0253]
例えば、In−Ga−Zn酸化物におけるCAC−OS(CAC−OSの中でもIn−Ga−Zn酸化物を、特にCAC−IGZOと呼称してもよい。)とは、インジウム酸化物(以下、InO X1(X1は0よりも大きい実数)とする。)、またはインジウム亜鉛酸化物(以下、In X2Zn Y2Z2(X2、Y2、およびZ2は0よりも大きい実数)とする。)と、ガリウム酸化物(以下、GaO X3(X3は0よりも大きい実数)とする。)、またはガリウム亜鉛酸化物(以下、Ga X4Zn Y4Z4(X4、Y4、およびZ4は0よりも大きい実数)とする。)などと、に材料が分離することでモザイク状となり、モザイク状のInO X1、またはIn X2Zn Y2Z2が、膜中に均一に分布した構成(以下、クラウド状ともいう。)である。
[0254]
つまり、CAC−OSは、GaO X3などが主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第2の領域と比較して、Inの濃度が高いとする。
[0255]
なお、IGZOは通称であり、In、Ga、Zn、およびOによる1つの化合物をいう場合がある。代表例として、InGaO (ZnO) m1(m1は自然数)、またはIn (1+x0)Ga (1−x0)(ZnO) m0(−1≦x0≦1、m0は任意数)で表される結晶性の化合物が挙げられる。
[0256]
上記結晶性の化合物は、単結晶構造、多結晶構造、またはCAAC構造を有する。なお、CAAC構造とは、複数のIGZOのナノ結晶がc軸配向を有し、かつa−b面においては配向せずに連結した結晶構造である。
[0257]
一方、CAC−OSは、酸化物半導体の材料構成に関する。CAC−OSとは、In、Ga、Zn、およびOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、CAC−OSにおいて、結晶構造は副次的な要素である。
[0258]
なお、CAC−OSは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含まない。
[0259]
なお、GaO X3などが主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域とは、明確な境界が観察できない場合がある。
[0260]
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、CAC−OSは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
[0261]
CAC−OSは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、CAC−OSをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス(代表的にはアルゴン)、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0%以上10%以下とすることが好ましい。
[0262]
CAC−OSは、X線回折(XRD:X−ray diffraction)測定法のひとつであるOut−of−plane法によるθ/2θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、X線回折から、測定領域のa−b面方向、およびc軸方向の配向は見られないことが分かる。
[0263]
また、CAC−OSは、プローブ径が1nmの電子線(ナノビーム電子線ともいう。)を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング状に輝度の高い領域に複数の輝点が観測される。したがって、電子線回折パターンから、CAC−OSの結晶構造が、平面方向、および断面方向において、配向性を有さないnc(nano−crystal)構造を有することがわかる。
[0264]
また、例えば、In−Ga−Zn酸化物におけるCAC−OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X−ray spectroscopy)を用いて取得したEDXマッピングにより、GaO X3などが主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
[0265]
CAC−OSは、金属元素が均一に分布したIGZO化合物とは異なる構造であり、IGZO化合物と異なる性質を有する。つまり、CAC−OSは、GaO X3などが主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
[0266]
ここで、In X2Zn Y2Z2、またはInO X1が主成分である領域は、GaO X3などが主成分である領域と比較して、導電性が高い領域である。つまり、In X2Zn Y2Z2、またはInO X1が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、In X2Zn Y2Z2、またはInO X1が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度(μ)が実現できる。
[0267]
一方、GaO X3などが主成分である領域は、In X2Zn Y2Z2、またはInO X1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaO X3などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
[0268]
したがって、CAC−OSを半導体素子に用いた場合、GaO X3などに起因する絶縁性と、In X2Zn Y2Z2、またはInO X1に起因する導電性とが、相補的に作用することにより、高いオン電流(I on)、および高い電界効果移動度(μ)を実現することができる。
[0269]
また、CAC−OSを用いた半導体素子は、信頼性が高い。したがって、CAC−OSは、様々な半導体装置の構成材料として適している。
[0270]
また、半導体装置は、図16(B)に示すように層561、層562および層563の積層構造を有していてもよい。このとき、層562が有するOSトランジスタは、層563上に形成することができる。
[0271]
層563としては、例えばシリコン基板を用いることができる。当該シリコン基板には、Siトランジスタ等を設けることができる。例えば、半導体装置の要素であるインバータ回路や半導体装置を駆動する回路、信号を読み出す回路などを設けることができる。
[0272]
当該構成とすることで、半導体装置を構成する要素および周辺回路等を複数の層に分散させ、かつ重ねて設けることができるため、半導体装置の面積を小さくすることができる。なお、図16(B)の構成において、層563を支持基板とし、層561および層562に半導体装置を設けてもよい。
[0273]
図17(A)は、図16(A)に示す半導体装置の断面の一例を説明する図である。層561はセンサ素子500として、シリコンを光電変換層とするpn接合型フォトダイオードを有する。層562は、基板544上に形成されたOSトランジスタ等を有する。
[0274]
センサ素子500において、層565aはp 型領域、層565bはn型領域、層565cはn 型領域とすることができる。また、層565bには、電源線と層565cとを接続するための領域536が設けられる。例えば、領域536はp 型領域とすることができる。
[0275]
図17(A)において、OSトランジスタはセルフアライン型の構成を示しているが、図19(A)に示すように、ノンセルフアライン型のトップゲート型トランジスタであってもよい。
[0276]
トランジスタ102は、第2のゲートとして機能する導電層535を有する。また、トランジスタ103も同様に導電層535を有する構成を示しているが、導電層535を有さない構成であってもよい。導電層535は、図19(B)に示すように、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、導電層535にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。導電層535に固定電位を供給することで、トランジスタのしきい値電圧を調整することができる。
[0277]
ここで、図17(A)では、層561が有する要素と層562が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
[0278]
層561には、絶縁層542、導電層533および導電層534が設けられる。導電層533および導電層534は、絶縁層542に埋設された領域を有する。導電層533は、層565aと電気的に接続される。導電層534は、領域536と電気的に接続される。また、絶縁層542、導電層533および導電層534の表面は、それぞれ高さが一致するように平坦化されている。
[0279]
層562には、絶縁層541、導電層531および導電層532が設けられる。導電層531および導電層532は、絶縁層541に埋設された領域を有する。導電層532は、電源線と電気的に接続される。導電層531は、トランジスタ102の第1のゲートと電気的に接続される。また、絶縁層541、導電層531および導電層532の表面は、それぞれ高さが一致するように平坦化されている。
[0280]
ここで、導電層531および導電層533は、主成分が同一の金属元素であることが好ましい。導電層532および導電層534は、主成分が同一の金属元素であることが好ましい。また、絶縁層541および絶縁層542は、同一の成分で構成されていることが好ましい。
[0281]
例えば、導電層531、532、533、534には、Cu、Al、Sn、Zn、W、Ag、PtまたはAuなどを用いることができる。接合のしやすさから、好ましくはCu、Al、W、またはAuを用いる。また、絶縁層541、542には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
[0282]
つまり、導電層531および導電層533の組み合わせと、導電層532および導電層534の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層541および絶縁層542のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層561と層562の境を接合位置とする、貼り合わせを行うことができる。
[0283]
当該貼り合わせによって、導電層531および導電層533の組み合わせと、導電層532および導電層534の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層541および絶縁層542の機械的な強度を有する接続を得ることができる。
[0284]
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
[0285]
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
[0286]
層561と、層562を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
[0287]
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をAuなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
[0288]
図17(B)は、図16(A)に示す半導体装置の層561に図16(D)に示すセレン系材料を光電変換層とするpn接合型フォトダイオードを用いた場合の断面図である。一方の電極として層566aと、光電変換層として層566b、566cと、他方の電極として層566dを有する。
[0289]
この場合、層561は、層562上に直接形成することができる。層566aは、トランジスタ102の第1のゲートと電気的に接続される。層566dは、導電層537を介して電源線と電気的に接続される。
[0290]
図18(A)は、図16(B)に示す半導体装置の断面の一例を説明する図である。層561はセンサ素子500として、シリコンを光電変換層とするpn接合型フォトダイオードを有する。層562はOSトランジスタ等を有する。層563はSiトランジスタ等を有する。層561と層562とは、貼り合わせで電気的な接続を得る構成例を示している。
[0291]
図18(A)において、Siトランジスタはシリコン基板540にチャネル形成領域を有するプレーナー型の構成を示しているが、図19(C)、(D)に示すように、シリコン基板540にフィン型の半導体層を有する構成であってもよい。図19(C)はチャネル長方向の断面、図19(D)はチャネル幅方向の断面に相当する。
[0292]
または、図19(E)に示すように、シリコン薄膜の半導体層545を有するトランジスタであってもよい。半導体層545は、例えば、シリコン基板540上の絶縁層546上に形成された単結晶シリコン(SOI(Silicon on Insulator))とすることができる。
[0293]
OSトランジスタが形成される領域とSiトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層543が設けられる。Siトランジスタのチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、OSトランジスタのチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
[0294]
絶縁層543により、一方の層に水素を閉じ込めることでSiトランジスタの信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでOSトランジスタの信頼性も向上させることができる。
[0295]
絶縁層543としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
[0296]
図18(B)は、図16(B)に示す半導体装置の層561に図16(D)に示すセレン系材料を光電変換層とするpn接合型フォトダイオードを用いた場合の断面図である。層561は、層563上に直接形成することができる。層561、562、563の詳細は、前述の説明を参照できる。
[0297]
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
[0298]
(実施の形態4)
本実施の形態では、本発明の一態様の半導体装置に用いることのできる電子部品について説明する。
[0299]
図20(A)は、表面実装部品の一例である。半導体装置611はパッケージ基板612上に固定され、ワイヤ615を介してリード614と電気的に接続される。上部にはパッケージカバー613が設けられ、半導体装置611は封止される。半導体装置611のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。この場合は、パッケージカバー613に検知する光を透過する樹脂などを用いればよい。
[0300]
図20(B)は、リード部品の一例である。半導体装置621は金属缶622に封入され、その上部には検知窓が設けられる。当該窓に光や熱が集まるようにレンズを組み合わせてもよい。金属缶622の下部にはリード623が設けられ、スルーホール実装が容易となっている。半導体装置621のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。
[0301]
図20(C)は、イメージセンサの一例であり、カバーガラス634および接着剤633の一部を省いて図示したパッケージの斜視図である。パッケージ基板632上には電極パッド635が形成され、電極パッド635はスルーホールを介して裏面のバンプと電気的に接続されている。電極パッド635は、マトリクス状に設けられた半導体装置631とワイヤ636によって電気的に接続されている。半導体装置631のセンサ素子としては、光電変換素子または感熱素子を用いることが好ましい。
[0302]
図20(D)は、シートセンサの一例である。基板642上に本発明の一態様の半導体装置をマトリクス状に設けることで大面積のシートセンサを構成することができる。利便性の面から基板642は可撓性を有することが好ましい。外部との電気的な接続はFPC(Flexible Printed Circuits)643を介して行う。半導体装置641のセンサ素子としては、光電変換素子、圧電素子、感熱素子を用いることが好ましい。
[0303]
図21は、本発明の一態様の半導体装置とニューラルネットワーク(人工知能)との組み合わせを説明する図である。ここでは半導体装置がイメージセンサであり、ニューラルネットワークとして先の実施の形態で説明したアナログメモリを用いる場合を説明する。
[0304]
イメージセンサにおいて、センサ素子(光電変換素子)は人の眼に相当する。光電変換素子から出力される情報は、OS/Siハイブリッド演算回路に入力される。OS/Siハイブリッド演算回路は、OSトランジスタで形成される画素回路およびSiトランジスタで形成される演算回路を有する。
[0305]
画素回路および演算回路は積和演算回路の要素であり、人の視神経に相当する。積和演算回路はOSメモリ(OSトランジスタ+保持ノードで構成するアナログメモリ)を有し、入力信号のアナログ演算(乗算、加算など)を行う。
[0306]
積和演算回路からは重みづけをした信号を出力することができ、当該信号をLSI回路で判定または解析することにより、光電変換素子から出力された情報を認識することができる。つまり、当該LSI回路は人の脳に相当する。LSI回路は、例えばSiトランジスタで構成することができる。
[0307]
なお、図21では理解しやすいように横方向に情報の流れを示しているが、実際の構成は各要素を縦方向に積層することができる。したがって、画素回路、演算回路、OSメモリ、LSI回路は、それぞれ重なる領域を有することができ、チップ面積を小さくすることができる。また、それぞれの要素を接続する配線をプラグ等に置き換えることができ、配線抵抗および寄生容量が小さくなるため、動作を高速化することができる。
[0308]
また、上記構成は画素数に対応するような超並列処理が可能であり、機械学習をハードウェア化する際に課題となる難度の高い並列計算に適用することができる。また、アナログ演算を用いるため、演算回路とメモリ間のデータの授受の頻度を削減することができ、エネルギー損失を低減することができる。
[0309]
用途としては、例えば、画像の広ダイナミックレンジ化、アップコンバージョンなどを行う画像補正、乗り物の自動運転時の物体認識、対向車のライトによる認識性の低下防止(突発的なノイズ除去)などに用いることができる。
[0310]
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

符号の説明

[0311]
100a:半導体装置、100b:半導体装置、100c:半導体装置、100d:半導体装置、100e:半導体装置、101:センサ素子、102:トランジスタ、103:トランジスタ、104:トランジスタ、105:容量素子、106:トランジスタ、107:トランジスタ、108:トランジスタ、111:配線、112:配線、113:配線、114:配線、115:配線、116:配線、117:配線、118:配線、119:配線、120:配線、121:配線、131:センサ素子、132:トランジスタ、133:トランジスタ、134:トランジスタ、135:容量素子、143:配線、150:回路ブロック、151:インバータ回路、152:遅延回路、160:回路、170:回路、171:回路、172:回路、173:回路、180:センサアレイ、200:発振器、202:カウンタ回路、500:センサ素子、531:導電層、532:導電層、533:導電層、534:導電層、535:導電層、536:領域、537:導電層、540:シリコン基板、541:絶縁層、542:絶縁層、543:絶縁層、544:基板、545:半導体層、546:絶縁層、561:層、562:層、563:層、565a:層、565b:層、565c:層、566a:層、566b:層、566c:層、566d:層、567a:層、567b:層、567c:層、611:半導体装置、612:パッケージ基板、613:パッケージカバー、614:リード、615:ワイヤ、621:半導体装置、622:金属缶、623:リード、631:半導体装置、632:パッケージ基板、633:接着剤、634:カバーガラス、635:電極パッド、636:ワイヤ、641:半導体装置、642:基板、643:FPC

請求の範囲

[請求項1]
 センサ素子と、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
 前記センサ素子は一対の電極を有し、
 前記第1のトランジスタは、第1のゲートと、前記第1のゲートと半導体層を介して対向する第2のゲートと、を有し、
 前記センサ素子の一方の電極は前記第1のゲートと電気的に接続され、
 前記第1のゲートは前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第1のトランジスタのソースまたはドレインの一方は前記第2のトランジスタのゲートと電気的に接続され、
 前記半導体層は金属酸化物を有する半導体装置。
[請求項2]
 請求項1において、
 前記センサ素子は、光電変換素子、圧電素子、または感熱素子である半導体装置。
[請求項3]
 フォトダイオードと、第1のトランジスタと、第2のトランジスタと、を有し、
 前記第1のトランジスタは、第1のゲートと、前記第1のゲートと半導体層を介して対向する第2のゲートと、を有し、
 前記フォトダイオードの一方の電極は前記第1のゲートと電気的に接続され、
 前記第1のトランジスタのソースまたはドレインの一方は前記第2のトランジスタのゲートと電気的に接続され、
 前記第1のトランジスタのソースまたはドレインの他方は前記フォトダイオードの他方の電極と電気的に接続され、
 前記半導体層は金属酸化物を有する半導体装置。
[請求項4]
 請求項1または3において、
 さらに容量素子を有し、
 前記第2のトランジスタのゲートに前記容量素子の一方の電極が電気的に接続されている半導体装置。
[請求項5]
 請求項1または3において、
 さらに第4のトランジスタを有し、
 前記第2のトランジスタのソースまたはドレインの一方に前記第4のトランジスタのソースまたはドレインの一方が電気的に接続されている半導体装置。
[請求項6]
 請求項5において、
 さらにシフトレジスタ回路およびA/Dコンバータ回路を有し、
 前記第4のトランジスタのゲートは前記シフトレジスタ回路と電気的に接続され、
 前記第4のトランジスタのソースまたはドレインの他方は前記A/Dコンバータ回路と電気的に接続されている半導体装置。
[請求項7]
 請求項1または3において、
 さらにインバータ回路およびカウンタ回路を有し、
 前記第2のトランジスタのソースまたはドレインの他方に前記インバータ回路の出力端子が電気的に接続され、
 前記第2のトランジスタのソースまたはドレインの一方に前記インバータ回路の入力端子が電気的に接続され、
 前記インバータ回路の入力端子に前記カウンタ回路の入力端子が電気的に接続されている半導体装置。
[請求項8]
 奇数個の回路ブロックが直列に接続され、初段の入力端子と最後段の出力端子が電気的に接続する半導体装置であって、
 前記回路ブロックはインバータ回路と、遅延回路と、を有し、
 前記遅延回路は、センサ素子と、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、を有し、
 前記センサ素子は一対の電極を有し、
 前記第1のトランジスタは、第1のゲートと、前記第1のゲートと半導体層を介して対向する第2のゲートと、を有し、
 前記センサ素子の一方の電極は前記第1のゲートと電気的に接続され、
 前記第1のゲートは前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第2のゲートは前記第2のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第1のトランジスタのソースまたはドレインの一方は、前記インバータ回路の出力端子と電気的に接続され、
 前記半導体層は金属酸化物を有し、
 前記インバータ回路の入力端子を前記回路ブロックの入力端子とし、
 前記第1のトランジスタのソースまたはドレインの他方を前記回路ブロックの出力端子とする半導体装置。
[請求項9]
 請求項8において、
 前記センサ素子は、光電変換素子、圧電素子、または感熱素子である半導体装置。
[請求項10]
 請求項8または9において、
 前記センサ素子は、全ての回路ブロックにおいて共有されている半導体装置。
[請求項11]
 請求項8または9において、
 前記第3のトランジスタは、全ての回路ブロックにおいて共有されている半導体装置。
[請求項12]
 請求項1、3、及び8のいずれか一項において、
 前記金属酸化物は、Inと、Znと、M(MはAl、Ti、Ga、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有する半導体装置。
[請求項13]
 請求項1、3、及び8のいずれか一項に記載の半導体装置と、リードと、を有する電子部品。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]