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1. (WO2019001263) DESIGN METHOD AND APPARATUS FOR QUASI-CYCLIC LOW-DENSITY PARITY-CHECK
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Pub. No.: WO/2019/001263 International Application No.: PCT/CN2018/090773
Publication Date: 03.01.2019 International Filing Date: 12.06.2018
IPC:
H04L 1/00 (2006.01)
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
L
TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
1
Arrangements for detecting or preventing errors in the information received
Applicants:
中兴通讯股份有限公司 ZTE CORPORATION [CN/CN]; 中国广东省深圳市 南山区高新技术产业园科技南路中兴通讯大厦 ZTE Plaza, Keji Road South, Hi-Tech Industrial Park, Nanshan Shenzhen, Guangdong 518057, CN
Inventors:
李立广 LI, Liguang; CN
徐俊 XU, Jun; CN
许进 XU, Jin; CN
Agent:
北京派特恩知识产权代理有限公司 CHINA PAT INTELLECTUAL PROPERTY OFFICE; 中国北京市 海淀区海淀南路21号中关村知识产权大厦B座2层 2nd Floor, Zhongguancun Intellectual Property Building, Block B No. 21, Haidian South Road, Haidian District Beijing 100080, CN
Priority Data:
201710496533.726.06.2017CN
Title (EN) DESIGN METHOD AND APPARATUS FOR QUASI-CYCLIC LOW-DENSITY PARITY-CHECK
(FR) PROCÉDÉ ET DISPOSITIF POUR LE CONTRÔLE DE PARITÉ QUASI-CYCLIQUE DE FAIBLE DENSITÉ
(ZH) 准循环低密度奇偶校验编码设计方法、装置及存储介质
Abstract:
(EN) Embodiments of the present invention provide a design method and apparatus for quasi-cyclic low-density parity-check. The method comprises: performing LDPC coding on a to-be-coded information sequence having a length of K bits according to a parity-check matrix of a quasi-cyclic low-density parity-check (LDPC) code, so as to obtain an LDPC code sequence having a length of N bits, the parity-check matrix being determined by a basis matrix and an enhancement value Z, the basis matrix being determined by the enhancement value Z and a coefficient matrix, K being a positive integer, N being an integer greater than K, and Z being a positive integer.
(FR) Des modes de réalisation de la présente invention concernent un procédé et un dispositif de contrôle de parité quasi-cyclique de faible densité. Le procédé consiste à : effectuer un codage LDPC sur une séquence d'informations à coder ayant une longueur de K bits selon une matrice de contrôle de parité d'un contrôle de parité à faible densité quasi cyclique (LDPC) de manière à obtenir une séquence de code LDPC ayant une longueur de N bits, la matrice de contrôle de parité étant déterminée par une matrice de base et une valeur d'amélioration Z, la matrice de base étant déterminée par la valeur d'amélioration Z et une matrice de coefficients, K étant un nombre entier positif, N étant un nombre entier supérieur à K, et Z étant un nombre entier positif.
(ZH) 本发明实施例提供了一种准循环低密度奇偶校验编码设计方法及装置,其中方法包括:依据准循环低密度奇偶校验LDPC码的奇偶校验矩阵对长度为K比特的待编码信息序列进行LDPC编码,获得长度为N比特的LDPC编码序列;其中,所述奇偶校验矩阵由基础矩阵和提升值Z确定,并且所述基础矩阵由所述提升值Z和系数矩阵确定,所述K是正整数,N是大于K的整数,Z是正整数。
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Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)