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1. (WO2018224963) DUAL POWER RAIL CASCODE DRIVER
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Pub. No.: WO/2018/224963 International Application No.: PCT/IB2018/054020
Publication Date: 13.12.2018 International Filing Date: 05.06.2018
IPC:
H03K 19/018 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
19
Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
0175
Coupling arrangements; Interface arrangements
018
using bipolar transistors only
Applicants:
INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road Armonk, New York 10504, US
IBM UNITED KINGDOM LIMITED [GB/GB]; PO Box 41, North Harbour Portsmouth Hampshire PO6 3AU, GB (MG)
IBM (CHINA) INVESTMENT COMPANY LIMITED [CN/CN]; 25/F, Pangu Plaza No.27, Central North 4th Ring Road, Chaoyang District, Beijing 100101, CN (MG)
Inventors:
NAKAMURA, Yutaka; JP
DEBROSSE, John, Kenneth; US
Agent:
FOURNIER, Kevin; GB
Priority Data:
15/617,00008.06.2017US
Title (EN) DUAL POWER RAIL CASCODE DRIVER
(FR) PILOTE CASCODE À DOUBLE RAIL DE PUISSANCE
Abstract:
(EN) A method includes applying a first voltage to a source of a first p-channel FET connected in series with a second p- channel FET, applying a second voltage, lower than the first voltage, to a source of a third p-channel FET connected in series with a fourth p-channel FET, applying a third voltage, lower than the first and second voltages, to a source of a second n-channel FET connected in series with a first n-channel FET, drains of the second p- channel FET, the fourth p-channel FET, and the first n-channel FET connect at a connection point including an output terminal for outputting an output signal, and outputting one of the first voltage, the second voltage, and the third voltage from the output terminal based on input signals inputted to corresponding gates of the first p-channel FET, the third p-channel FET, the fourth p-channel FET, and the second n-channel FET.
(FR) La présente invention concerne un procédé consistant à appliquer une première tension à une source d'un premier FET à canal p connecté en série à un deuxième FET à canal p, à appliquer une deuxième tension, inférieure à la première tension, à une source d'un troisième FET à canal p connecté en série à un quatrième FET à canal p, à appliquer une troisième tension, inférieure à la première et à la deuxième tension, à une source d'un second FET à canal n connecté en série à un premier FET à canal n, des drains du deuxième FET à canal p, du quatrième FET à canal p et du premier FET à canal n se connectant à un point de connexion comprenant une borne de sortie pour délivrer en sortie un signal de sortie, et à délivrer la première tension et/ou la deuxième tension et/ou la troisième tension provenant de la borne de sortie sur la base de signaux d'entrée entrés dans des portes correspondantes du premier FET à canal p, du troisième FET à canal p, du quatrième FET à canal p et du second FET à canal n.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)