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1. (WO2018182699) VERTICAL FIELD EFFECT TRANSISTORS (VFETS) WITH SELF-ALIGNED WORDLINES
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Pub. No.: WO/2018/182699 International Application No.: PCT/US2017/025446
Publication Date: 04.10.2018 International Filing Date: 31.03.2017
IPC:
H01L 29/66 (2006.01) ,H01L 29/78 (2006.01) ,H01L 27/108 (2006.01)
[IPC code unknown for H01L 29/66][IPC code unknown for H01L 29/78][IPC code unknown for H01L 27/108]
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
PILLARISETTY, Ravi; US
SHARMA, Abhishek A.; US
LE, Van H.; US
DEWEY, Gilbert; US
RACHMADY, Willy; US
Agent:
GRIFFIN, Malvern U.; US
CHAN, Christopher J.; US
HANNON, James M.; US
BAKHSH, Umar R.; US
ZOGAIB, Nash M.; US
BRANSON, Joshua W.; US
NARVAEZ, Gustavo A.; US
Priority Data:
Title (EN) VERTICAL FIELD EFFECT TRANSISTORS (VFETS) WITH SELF-ALIGNED WORDLINES
(FR) TRANSISTORS À EFFET DE CHAMP VERTICAUX (V-FET) À LIGNES DE MOTS AUTO-ALIGNÉES
Abstract:
(EN) Disclosed are systems, methods, and apparatus directed to the fabrication of vertical field effect transistors (VFETs) and VFETs with self-aligned wordlines. In one embodiment, the source and/or drain of the VFETs can include n-doped silicon. In one embodiment, the VFETs can include a channel that can be made of intrinsic silicon. In one embodiment, the source, drain, and/or channel can be deposited using physical vapor deposition (PVD), chemical vapor deposition (CVD), molecular beam chemical vapor deposition (MOCVD), and/or atomic layer deposition (ALD), and the like. In one embodiment, an STI process can be used to fabricate one or more recesses, which can reach the drains of the VFETs. In one embodiment, the systems, methods, and apparatus can permit the self-alignment of one or more wordlines of the VFETs with the one or more fins, and/or gate metals and gate materials of the VFETs.
(FR) Cette invention concerne des systèmes, des procédés et un appareil destinés à la fabrication de transistors à effet de champ verticaux (V-FET) et de transistors V-FET à lignes de mots auto-alignées. Selon un mode de réalisation, la source et/ou le drain des transistors V-FET peuvent comprendre du silicium dopé n. Selon un mode de réalisation, les transistors V-FET peuvent comprendre un canal qui peut être constitué de silicium intrinsèque. Selon un mode de réalisation, la source, le drain et/ou le canal peuvent être déposés par dépôt physique en phase vapeur (PVD), dépôt chimique en phase vapeur (CVD), dépôt chimique en phase vapeur par faisceau moléculaire (MOCVD) et/ou dépôt de couche atomique (ALD), et analogues. Selon un mode de réalisation, un procédé d'isolement par tranchée peu profonde peut être utilisé pour fabriquer un ou plusieurs évidements, qui peuvent atteindre les drains des transistors V-FET. Selon un mode de réalisation, les systèmes, les procédés et l'appareil peuvent permettre l'auto-alignement d'une ou plusieurs lignes de mots des transistors V-FET avec la/les ailettes et/ou les métaux de grille et les matériaux de grille des transistors V-FET.
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Publication Language: English (EN)
Filing Language: English (EN)