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1. (WO2018161083) MEETING SETUP/HOLD TIMES FOR A REPETITIVE SIGNAL RELATIVE TO A CLOCK
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Pub. No.: WO/2018/161083 International Application No.: PCT/US2018/020940
Publication Date: 07.09.2018 International Filing Date: 05.03.2018
IPC:
H03K 5/135 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
5
Manipulating pulses not covered by one of the other main groups in this subclass
13
Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
135
by the use of time reference signals, e.g. clock signals
Applicants: TEXAS INSTRUMENTS INCORPORATED[US/US]; P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474, US
TEXAS INSTRUMENTS JAPAN LIMITED[JP/JP]; 24-1, Nishi-shinjuku 6-chome Shinjuku-ku Tokyo, 160-8366, JP (JP)
Inventors: KRAMER, Paul, Joseph; US
CHILDS, Matthew, Hansen; US
TAFT, Robert, Callaghan; DE
Agent: DAVIS, Jr, Michael A.; US
VIGER, Andrew; US
TEXAS INSTRUMENTS INCORPORATE; Michael A. Davis Jr. P.o. Box 655474 Mail Station 3999 Dallas, TX 75265-5474, US
Priority Data:
15/911,13804.03.2018US
62/466,96503.03.2017US
Title (EN) MEETING SETUP/HOLD TIMES FOR A REPETITIVE SIGNAL RELATIVE TO A CLOCK
(FR) RESPECT DE TEMPS D'ÉTABLISSEMENT/DE MAINTIEN POUR UN SIGNAL RÉPÉTITIF CONCERNANT UNE HORLOGE
Abstract:
(EN) In described examples, clock generation for capturing a repetitive signal relative to a clock includes clock circuitry to provide a clock (100) with active and inactive clock edges (101, 102) within a clock period (TCLOCK), and signal capture circuitry to capture repetitive signal transitions (20, 21/22) at an active clock edge, based on predefined setup and hold times (tSETUP/tHOLD) which determine a setup/hold window (13). Clock phase adjustment circuitry is configured to adjust clock phase, so that the repetitive signal transitions (20, 21) occur within a signal capture window (14) between setup/hold windows (13). Clock phase adjustment can be based on: aligning the clock inactive edges (102) to the repetitive signal transitions (21); and/or averaging successive phase comparisons of the clock and the repetitive signal transitions; and/or selectively performing an initial polarity inversion to generate a polarity inverted clock, and then adjusting clock phase of the polarity inverted clock. An example implementation is JESD204B (subclass1) to adjust DEVCLK phase relative to SYSREF timing reference control signal.
(FR) Selon des exemples de l'invention, la production d'horloge pour capturer un signal répétitif par rapport à une horloge comprend de la circuiterie d'horloge destinée à fournir une horloge (100) avec des fronts d'horloge actifs et inactifs (101, 102) durant une période d'horloge (TCLOCK), et de la circuiterie de capture de signal destinée à capturer des transitions de signal répétitives (20, 21/22) au niveau d'un front d'horloge actif, en fonction de temps d'établissement et de maintien prédéfinis (tSETUP/tHOLD) qui déterminent une fenêtre d'établissement/de maintien (13). De la circuiterie de réglage de phase d'horloge est configurée pour régler la phase d'horloge, de sorte que les transitions de signal répétitives (20, 21) se produisent durant une fenêtre de capture de signal (14) entre des fenêtres d'établissement/de maintien (13). Le réglage de phase d'horloge peut être basé sur : l'alignement des fronts d'horloge inactifs (102) avec les transitions de signal répétitives (21); et/ou la moyenne de comparaisons de phases successives de l'horloge et des transitions de signaux répétitives; et/ou la réalisation sélective d'une inversion de polarité initiale pour produire une horloge à polarité inversée, puis le réglage de la phase d'horloge de l'horloge à polarité inversée. Une mise en œuvre illustrative est JESD204B (sous-classe 1) pour ajuster la phase de DEVCLK par rapport au signal de commande de référence de synchronisation de SYSREF.
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