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1. (WO2018159428) AMPLIFYING CIRCUIT
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Pub. No.: WO/2018/159428 International Application No.: PCT/JP2018/006339
Publication Date: 07.09.2018 International Filing Date: 22.02.2018
IPC:
H03F 3/189 (2006.01) ,H03G 3/10 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
F
AMPLIFIERS
3
Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
189
High-frequency amplifiers, e.g. radio frequency amplifiers
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
G
CONTROL OF AMPLIFICATION
3
Gain control in amplifiers or frequency changers
02
Manually-operated control
04
in untuned amplifiers
10
having semiconductor devices
Applicants:
株式会社村田製作所 MURATA MANUFACTURING CO., LTD. [JP/JP]; 京都府長岡京市東神足1丁目10番1号 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555, JP
Inventors:
渡邊 大介 WATANABE, Daisuke; JP
冨田 孝之 TOMITA, Takayuki; JP
Agent:
稲葉 良幸 INABA, Yoshiyuki; JP
大貫 敏史 ONUKI, Toshifumi; JP
Priority Data:
2017-03849501.03.2017JP
Title (EN) AMPLIFYING CIRCUIT
(FR) CIRCUIT D'AMPLIFICATION
(JA) 増幅回路
Abstract:
(EN) Provided is an amplifying circuit in which the settling time of the amplifying operation of an amplifier is short. The amplifying circuit is provided with: a filter circuit; an amplifier; a capacitor connected between the filter circuit and the amplifier; a bypass line having one end thereof connected between the filter circuit and the capacitor and having the other end thereof connected to an output of the amplifier; and a switching circuit that controls electrical conduction of the bypass line and that is turned on when an input signal is equal to or more than a reference level and is turned off when the input signal is less than the reference level. The switching circuit includes: a first FET and a second FET connected in series sequentially from the one end to the other end of the bypass line; a first resistor element connected in series with the gate of the first FET; and a second resistor element connected in series with the gate of the second FET. A first control signal is supplied to the gate of the first FET, and a second control signal is supplied to the gate of the second FET. The product of the gate length of the first FET, the gate width thereof, and the resistance of the first resistor element is smaller than the product of the gate length of the second FET, the gate width thereof, and the resistance of the second resistor element.
(FR) L'invention concerne un circuit d'amplification dans lequel le temps de stabilisation de l'opération d'amplification d'un amplificateur est court. Le circuit d'amplification comprend : un circuit filtre ; un amplificateur ; un condensateur connecté entre le circuit filtre et l'amplificateur ; une ligne de dérivation dont une première extrémité est connectée entre le circuit filtre et le condensateur et dont l'autre extrémité est connectée à une sortie de l'amplificateur ; et un circuit de commutation qui commande la conduction électrique de la ligne de dérivation et qui est fermé lorsqu'un signal d'entrée est supérieur ou égal à un niveau de référence et est ouvert lorsque le signal d'entrée est inférieur au niveau de référence. Le circuit de commutation comprend : un premier FET et un deuxième FET connectés séquentiellement en série de la première extrémité à l'autre extrémité de la ligne de dérivation ; un premier élément résistance connecté en série à la grille du premier FET ; et un deuxième élément résistance connecté en série à la grille du deuxième FET. Un premier signal de commande est fourni à la grille du premier FET, et un deuxième signal de commande est fourni à la grille du deuxième FET. Le produit de la longueur de grille du premier FET, de la largeur de grille de celui-ci, et de la résistance du premier élément résistance est inférieur au produit de la longueur de grille du deuxième FET, de la largeur de grille de celui-ci et de la résistance du deuxième élément résistance.
(JA) 増幅器の増幅動作の収束時間が短い増幅回路を提供する。 増幅回路は、フィルタ回路と、増幅器と、フィルタ回路と増幅器との間に接続されたキャパシタと、一端がフィルタ回路とキャパシタとの間に接続され他端が増幅器の出力に接続されたバイパス線路と、バイパス線路の導通を制御し、入力信号が基準レベル以上の場合はオンとされ基準レベル未満の場合はオフとされるスイッチ回路とを備え、スイッチ回路は、バイパス線路の一端から他端に順に直列接続された第1FET及び第2FETと、第1FETのゲートに直列接続された第1抵抗素子と、第2FETのゲートに直列接続された第2抵抗素子とを含み、第1制御信号は第1FETのゲートに供給され、第2制御信号は第2FETのゲートに供給され、第1FETのゲート長、ゲート幅及び第1抵抗素子の抵抗値の積は、第2FETのゲート長、ゲート幅及び第2抵抗素子の抵抗値の積より小さい。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)