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1. WO2018147919 - DETECTING MISALIGNMENT IN MEMORY ARRAY AND ADJUSTING READ AND VERIFY TIMING PARAMETERS ON SUB-BLOCK AND BLOCK LEVELS

Publication Number WO/2018/147919
Publication Date 16.08.2018
International Application No. PCT/US2017/063440
International Filing Date 28.11.2017
IPC
G11C 16/08 2006.1
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
08Address circuits; Decoders; Word-line control circuits
G11C 29/02 2006.1
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
29Checking stores for correct operation; Testing stores during standby or offline operation
02Detection or location of defective auxiliary circuits, e.g. defective refresh counters
G11C 8/08 2006.1
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
8Arrangements for selecting an address in a digital store
08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
CPC
G11C 16/0483
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
04using variable threshold transistors, e.g. FAMOS
0483comprising cells having several storage transistors connected in series
G11C 16/08
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
08Address circuits; Decoders; Word-line control circuits
G11C 16/10
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
G11C 16/107
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
107Programming all cells in an array, sector or block to the same state prior to flash erasing
G11C 16/14
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
10Programming or data input circuits
14Circuits for erasing electrically, e.g. erase voltage switching circuits
G11C 16/26
GPHYSICS
11INFORMATION STORAGE
CSTATIC STORES
16Erasable programmable read-only memories
02electrically programmable
06Auxiliary circuits, e.g. for writing into memory
26Sensing or reading circuits; Data output circuits
Applicants
  • SANDISK TECHNOLOGIES LLC [US]/[US]
Inventors
  • YU, Xuehong
  • PANG, Liang
  • DONG, Yingda
Agents
  • MAGEN, Burt
Priority Data
15/430,29910.02.2017US
Publication Language English (en)
Filing Language English (EN)
Designated States
Title
(EN) DETECTING MISALIGNMENT IN MEMORY ARRAY AND ADJUSTING READ AND VERIFY TIMING PARAMETERS ON SUB-BLOCK AND BLOCK LEVELS
(FR) DÉTECTION DE DÉFAUT D'ALIGNEMENT DANS UN RÉSEAU DE MÉMOIRE ET RÉGLAGE DE PARAMÈTRES DE SYNCHRONISATION DE LECTURE ET DE VÉRIFICATION SUR DES NIVEAUX DE SOUS-BLOC ET DE BLOC
Abstract
(EN) A memory device and associated techniques adjust voltage ramping times optimally for each block or sub-block of memory cells to account for fabrication variations. The widths of word lines and select gate lines can vary in different sub-blocks due to misalignments in the fabrication process. The resistance and voltage settling times vary based on the widths. In one aspect, a shortest acceptable ramp down period is determined for a select gate line. This period avoids excessive read errors. A corresponding shortest acceptable word line voltage ramping period is then determined for each sub-block. A pattern in the ramp down periods can be detected among the tested sub-blocks or blocks and used to set ramp down periods in other sub-blocks or blocks. The overall time for a programming or read operation is therefore minimized.
(FR) L'invention concerne un dispositif de mémoire et des techniques associées qui règlent les temps de variation de tension de manière optimale pour chaque bloc ou sous-bloc de cellules de mémoire afin de tenir compte des variations de fabrication. Les largeurs de lignes de mots et de lignes de grille de sélection peuvent varier dans différents sous-blocs en raison de défauts d'alignement dans le processus de fabrication. Les temps de stabilisation de résistance et de tension varient sur la base des largeurs. Selon un aspect, une période de ralentissement acceptable la plus courte est déterminée pour une ligne de grille de sélection. Cette période évite des erreurs de lecture excessives. Une période de rampe de tension de ligne de mot acceptable la plus courte correspondante est ensuite déterminée pour chaque sous-bloc. Un motif dans les périodes de ralentissement peut être détecté parmi les sous-blocs ou blocs testés et utilisé pour établir des périodes de ralentissement dans d'autres sous-blocs ou blocs. Le temps global pour une opération de programmation ou de lecture est ainsi réduit au minimum.
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