Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2018142094) TESTING INTEGRATED CIRCUITS
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2018/142094 International Application No.: PCT/GB2017/053806
Publication Date: 09.08.2018 International Filing Date: 19.12.2017
IPC:
G01R 31/28 (2006.01) ,G01R 31/317 (2006.01)
G PHYSICS
01
MEASURING; TESTING
R
MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31
Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28
Testing of electronic circuits, e.g. by signal tracer
G PHYSICS
01
MEASURING; TESTING
R
MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
31
Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
28
Testing of electronic circuits, e.g. by signal tracer
317
Testing of digital circuits
Applicants:
ARM LIMITED [GB/GB]; 110 Fulbourn Road Cherry Hinton Cambridge CB1 9NJ, GB
Inventors:
MYERS, James Edward; GB
BIGGS, John Philip; GB
KUFEL, Jedrzej; GB
Agent:
MALDEN, Nicholas; GB
Priority Data:
1701917.506.02.2017GB
Title (EN) TESTING INTEGRATED CIRCUITS
(FR) TEST DE CIRCUITS INTÉGRÉS
Abstract:
(EN) Integrated circuits (12) are manufactured by printing an array of circuit elements CE each containing an integrated circuit and associated testing circuitry (14). A plurality of integrated circuits within the array are tested in parallel to generate a corresponding plurality of individual test result signals. These individual test result signals are combined to form a combined test result signal indicating whether any of the plurality of integrated circuits tested in parallel operated incorrectly during their testing. If the combined test result signal indicates any faulty integrated circuits, then the entire plurality of integrated circuits (e.g. an entire row or column) may be discarded. The array of tested integrated circuits are then separated into discrete integrated circuits and are also separated from their testing circuit. Contacts (16, 18, 20) providing power signals, clock signals, and the reading of the combined test result signals are located at the periphery of a substrate sheet onto which the array of circuit elements are printed.
(FR) L'invention concerne des circuits intégrés (12) fabriqués par impression d'un réseau d'éléments de circuit CE contenant chacun un circuit intégré et une circuiterie de test associé (14). Une pluralité de circuits intégrés à l'intérieur du réseau sont testés en parallèle afin de générer une pluralité correspondante de signaux de résultat de test individuels. Lesdits signaux de résultat de test individuels sont combinés afin de former un signal de résultat de test combiné indiquant si l'un quelconque de la pluralité de circuits intégrés testés en parallèle fonctionne de manière incorrecte pendant leur test. Si le signal de résultat de test combiné indique n'importe quels circuits intégrés défaillants, alors la totalité de la pluralité de circuits intégrés (par exemple une rangée ou colonne entière) peut être rejetée. Le réseau de circuits intégrés testé est ensuite séparé en circuits intégrés discrets et est également séparé de son circuit de test. Des contacts (16, 18, 20) fournissant des signaux de puissance, des signaux d'horloge et la lecture des signaux de résultat de test combinés sont situés à la périphérie d'une feuille de substrat sur laquelle est imprimé le réseau d'éléments de circuit.
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)