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1. (WO2018128095) CIRCUIT BOARD, METHOD FOR MANUFACTURING CIRCUIT BOARD, AND ELECTRONIC DEVICE
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Pub. No.: WO/2018/128095 International Application No.: PCT/JP2017/046161
Publication Date: 12.07.2018 International Filing Date: 22.12.2017
IPC:
H05K 3/46 (2006.01) ,B32B 7/02 (2006.01) ,H01L 23/12 (2006.01)
H ELECTRICITY
05
ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
K
PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
3
Apparatus or processes for manufacturing printed circuits
46
Manufacturing multi-layer circuits
B PERFORMING OPERATIONS; TRANSPORTING
32
LAYERED PRODUCTS
B
LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
7
Layered products characterised by the relation between layers, i.e. products essentially comprising layers having different physical properties or products characterised by the interconnection of layers
02
in respect of physical properties, e.g. hardness
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23
Details of semiconductor or other solid state devices
12
Mountings, e.g. non-detachable insulating substrates
Applicants:
富士通株式会社 FUJITSU LIMITED [JP/JP]; 神奈川県川崎市中原区上小田中4丁目1番1号 1-1, Kamikodanaka 4-chome, Nakahara-ku, Kawasaki-shi, Kanagawa 2118588, JP
Inventors:
赤星 知幸 AKAHOSHI, Tomoyuki; JP
長岡 秀明 NAGAOKA, Hideaki; JP
水谷 大輔 MIZUTANI, Daisuke; JP
Agent:
向山 直樹 MUKOUYAMA Naoki; JP
Priority Data:
2017-00069105.01.2017JP
Title (EN) CIRCUIT BOARD, METHOD FOR MANUFACTURING CIRCUIT BOARD, AND ELECTRONIC DEVICE
(FR) CARTE DE CIRCUIT IMPRIMÉ, PROCÉDÉ DE FABRICATION DE CARTE DE CIRCUIT IMPRIMÉ ET DISPOSITIF ÉLECTRONIQUE
(JA) 回路基板、回路基板の製造方法及び電子装置
Abstract:
(EN) [Problem] To inhibit a reduction in reliability and performance due to damage to a built-in capacitor of a circuit board. [Solution] A circuit board 1 including a capacitor 10, which has a dielectric layer 11, an electrode layer 12a provided on a surface 11a of the dielectric layer 11, and an electrode layer 12b provided on a surface 11b of the dielectric layer 11. The circuit board 1 further includes: an insulating layer 30a adhered to the surface 11a side of the capacitor 10 by an adhesive layer 20a, the insulating layer 30a having a higher elastic modulus than the adhesive layer 20a; and an insulating layer 30b adhered to the surface 11b side of the capacitor 10 by an adhesive layer 20b, the insulating layer 30b having a higher elastic modulus than the adhesive layer 20b. Rigidity and strength are enhanced by the insulating layer 30a and the insulating layer 30b, damage to the capacitor 10 is inhibited from occurring, and a reduction in reliability and performance of the circuit board 1 due to damage to the capacitor is also inhibited.
(FR) Le problème décrit par la présente invention est d'empêcher une réduction de fiabilité et de performance due à un endommagement d'un condensateur intégré d'une carte de circuit imprimé. La solution selon l'invention porte sur une carte de circuit imprimé 1 comprenant un condensateur 10, qui a une couche diélectrique 11, une couche d'électrode 12a disposée sur une surface 11a de la couche diélectrique 11, et une couche d'électrode 12b disposée sur une surface 11b de la couche diélectrique 11. La carte de circuit imprimé 1 comprend en outre : une couche isolante 30a collée au côté de la surface 11a du condensateur 10 par une couche adhésive 20a, la couche isolante 30a ayant un module d'élasticité supérieur à celui de la couche adhésive 20a; et une couche isolante 30b collée au côté de la surface 11b du condensateur 10 par une couche adhésive 20b, la couche isolante 30b ayant un module d'élasticité supérieur à celui de la couche adhésive 20b. La rigidité et la résistance sont améliorées par la couche isolante 30a et la couche isolante 30b, il est possible d'empêcher un endommagement du condensateur 10, et il est également possible d'empêcher une réduction de la fiabilité et de la performance de la carte de circuit imprimé 1 due à un endommagement du condensateur.
(JA) 【課題】回路基板の、内蔵キャパシタの損傷による性能及び信頼性の低下を抑える。 【解決手段】回路基板1は、誘電体層11と、誘電体層11の面11a上に設けられた電極層12aと、誘電体層11の面11b上に設けられた電極層12bとを有するキャパシタ10を含む。回路基板1は更に、キャパシタ10の面11a側に接着層20aで接着され、その接着層20aよりも弾性率が高い絶縁層30aと、キャパシタ10の面11b側に接着層20bで接着され、その接着層20bよりも弾性率が高い絶縁層30bとを含む。絶縁層30a及び絶縁層30bによって剛性、強度を高め、キャパシタ10の損傷、それによる回路基板1の性能及び信頼性の低下を抑える。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)