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1. (WO2018125148) SYSTEMS AND METHODS TO REDUCE FINFET GATE CAPACITANCE
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Pub. No.: WO/2018/125148 International Application No.: PCT/US2016/069245
Publication Date: 05.07.2018 International Filing Date: 29.12.2016
IPC:
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01) ,H01L 29/417 (2006.01) ,H01L 29/92 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission Boulevard Santa Clara, California 95054, US
Inventors: LILAK, Aaron D.; US
MEHANDRU, Rushabh; US
MORROW, Patrick; US
Agent: WASDEN, Andrew C.; US
Priority Data:
Title (EN) SYSTEMS AND METHODS TO REDUCE FINFET GATE CAPACITANCE
(FR) SYSTÈMES ET PROCÉDÉS POUR RÉDUIRE LA CAPACITÉ DE GRILLE D’UN FINFET
Abstract: front page image
(EN) The disclosure illustrates systems and methods for removing at least some excess gate material of a FinFET transistor. A FinFET transistor with the excess gate material removed may include a gate with a T-shaped cross-section. The narrower portion of the cross-section may be processed using backside wafer processing. The width of the narrower portion may be defined by a spacer.
(FR) L'invention concerne des systèmes et des procédés pour supprimer au moins en partie le matériau de grille en excès d'un transistor FinFET. Un transistor FinFET dont le matériau de grille en excès a été supprimé peut comprendre une grille ayant une section transversale en forme de T. La partie étroite de la section transversale peut être réalisée par un traitement face arrière de la plaquette. La largeur de la partie étroite peut être délimitée par un élément séparateur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)