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1. (WO2018125122) FERROELECTRIC FIELD-EFFECT TRANSISTOR DEVICES HAVING A TOP GATE AND A BOTTOM GATE
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Pub. No.: WO/2018/125122 International Application No.: PCT/US2016/069139
Publication Date: 05.07.2018 International Filing Date: 29.12.2016
IPC:
H01L 29/78 (2006.01) ,H01L 29/66 (2006.01) ,H01L 29/51 (2006.01) ,H01L 27/11585 (2017.01)
[IPC code unknown for H01L 29/78][IPC code unknown for H01L 29/66][IPC code unknown for H01L 29/51][IPC code unknown for ERROR IPC Code incorrect: invalid subgroup (0=>999999)!]
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
DOYLE, Brian S.; US
OGUZ, Kaan; US
TSENG, Ricky J.; US
O'BRIEN, Kevin P.; US
Agent:
CHRISTON, Rebecca C.; US
Priority Data:
Title (EN) FERROELECTRIC FIELD-EFFECT TRANSISTOR DEVICES HAVING A TOP GATE AND A BOTTOM GATE
(FR) DISPOSITIFS À TRANSISTORS À EFFET DE CHAMP FERROÉLECTRIQUES AYANT UNE GRILLE SUPÉRIEURE ET UNE GRILLE INFÉRIEURE
Abstract:
(EN) Techniques are disclosed for forming integrated circuit (IC) devices that include ferroelectric field-effect transistors (FE-FETs) having a top gate and a bottom gate (or, generally, a dual-gate configuration). The disclosed FE-FET devices may be formed in the back end of the IC structure and may be implemented with various materials that exhibit ferroelectric properties when processed at temperatures within the thermal budget of the back-end processing. The disclosed back-end FE-FET devices can achieve greater than two resistance states, depending on the direction of poling of the top and bottom gates, thereby enabling the formation of 3-state and 4-state memory devices, for example. Additionally, as will be appreciated in light of this disclosure, the disclosed back-end FE-FET devices can free up floor space in the front-end, thereby providing space for additional devices in the front-end.
(FR) L'invention concerne des techniques de formation de dispositifs à circuit intégré (IC) qui comprennent des transistors à effet de champ ferroélectriques (FE-FET) ayant une grille supérieure et une grille inférieure (ou, généralement, une configuration à double grille) Les dispositifs FE-FET décrits peuvent être formés dans l'extrémité arrière de la structure CI et peuvent être mis en œuvre avec divers matériaux qui présentent des propriétés ferroélectriques lorsqu'ils sont traités à des températures dans le budget thermique du traitement dorsal. Les dispositifs FE-FET à extrémité arrière décrits peuvent atteindre plus de deux états de résistance, en fonction de la direction de polarisation des grilles supérieure et inférieure, permettant ainsi la formation de dispositifs de mémoire à 3 états et à 4 états, par exemple. De plus, comme il sera apprécié à la lumière de la présente invention, les dispositifs FE-FET à extrémité arrière décrits peuvent libérer un espace utile dans l'extrémité avant, fournissant ainsi un espace pour des dispositifs supplémentaires dans l'extrémité avant.
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Publication Language: English (EN)
Filing Language: English (EN)