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1. (WO2018125109) SUBTRACTIVE PLUG ETCHING
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Pub. No.: WO/2018/125109 International Application No.: PCT/US2016/069083
Publication Date: 05.07.2018 International Filing Date: 29.12.2016
IPC:
H01L 21/768 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Boulevard Santa Clara, California 95054-1549, US
Inventors: LIN, Kevin; US
BRISTOL, Robert L.; US
CHANDHOK, Manish; US
Agent: CRANDALL, Sean C.; US
Priority Data:
Title (EN) SUBTRACTIVE PLUG ETCHING
(FR) GRAVURE SOUSTRACTIVE DE FICHES
Abstract: front page image
(EN) In an example, there is disclosed a method of manufacturing an integrated circuit, including: depositing a metal interconnect layer on an interlayer dielectric (ILD) including an ILD material, including a first interconnect and a second interconnect; depositing a first cross grating having a first dielectric material; depositing a second cross grating having a second dielectric material, the second cross grating substantially perpendicular to the first cross grating; subtractively etching a plug pattern between the first interconnect and the second interconnect; filling the plug pattern with a plug dielectric material; and depositing a via to electrically couple the second interconnect to a different layer.
(FR) Selon un exemple, cette invention concerne un procédé de fabrication d'un circuit intégré, comprenant : le dépôt d'une couche d'interconnexion métallique sur un diélectrique inter-couches (ILD) comprenant un matériau ILD, comprenant une première interconnexion et une seconde interconnexion ; le dépôt d'un premier réseau transversal ayant un premier matériau diélectrique ; le dépôt d'un second réseau transversal ayant un second matériau diélectrique, le second réseau transversal étant sensiblement perpendiculaire au premier réseau transversal ; la gravure soustractive d'un motif de fiches entre la première interconnexion et la seconde interconnexion ; le remplissage du motif de fiches par un matériau diélectrique de fiche ; et le dépôt d'un trou d'interconnexion pour coupler électriquement la seconde interconnexion à une couche différente.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)