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1. (WO2018125061) STACKING MULTIPLE DIES HAVING DISSIMILAR INTERCONNECT STRUCTURE LAYOUT AND PITCH
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Pub. No.: WO/2018/125061 International Application No.: PCT/US2016/068754
Publication Date: 05.07.2018 International Filing Date: 27.12.2016
IPC:
H01L 25/065 (2006.01) ,H01L 23/00 (2006.01)
Applicants: INTEL CORPORATION[US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Inventors: RAORANE, Digvijay A.; US
MALLIK, Debendra; US
Agent: PAUL, Ayanendu; US
Priority Data:
Title (EN) STACKING MULTIPLE DIES HAVING DISSIMILAR INTERCONNECT STRUCTURE LAYOUT AND PITCH
(FR) EMPILEMENT DE PUCES MULTIPLES PRÉSENTANT UN PAS ET UNE DISPOSITION DES STRUCTURES D'INTERCONNEXION DISSEMBLABLES
Abstract: front page image
(EN) An apparatus is provided comprising: first die, wherein a first plurality of interconnect structures is formed on the first die; one or more layers, wherein a first surface of the one or more layers is attached to the first plurality of interconnect structures; a second plurality of interconnect structures formed on a second surface of the one or more layers; and a second die, wherein a third plurality of interconnect structures is formed on the second die, wherein a first interconnect structure of the first plurality of interconnect structures is electrically connected to a second interconnect structure of the second plurality of interconnect structures through the one or more layers, and wherein the first die is mounted on the second die such that the second interconnect structure of the second plurality of interconnect structures is attached to a third interconnect structure of the third plurality of interconnect structures.
(FR) L'invention concerne un appareil comprenant : une première puce, une première pluralité de structures d'interconnexion étant formée sur la première puce ; une ou plusieurs couches, une première surface de la ou des couches étant fixée à la première pluralité de structures d'interconnexion ; une deuxième pluralité de structures d'interconnexion formée sur une deuxième surface de la ou des couches ; et une deuxième puce, une troisième pluralité de structures d'interconnexion étant formée sur la deuxième puce, une première structure d'interconnexion de la première pluralité de structures d'interconnexion étant électriquement reliée à une deuxième structure d'interconnexion de la deuxième pluralité de structures d'interconnexion à travers la ou les couches, et la première puce étant montée sur la deuxième puce de telle sorte que la deuxième structure d'interconnexion de la deuxième pluralité de structures d'interconnexion soit fixée à une troisième structure d'interconnexion de la troisième pluralité de structures d'interconnexion.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)