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1. (WO2018123823) MANUFACTURING METHOD FOR COLUMNAR SEMICONDUCTOR DEVICE
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明 細 書

発明の名称 柱状半導体装置の製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005  

先行技術文献

特許文献

0006  

非特許文献

0007  

発明の概要

発明が解決しようとする課題

0008  

課題を解決するための手段

0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033  

発明の効果

0034  

図面の簡単な説明

0035  

発明を実施するための形態

0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138  

産業上の利用可能性

0139  

符号の説明

0140  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24  

図面

1A   1B   2A   2B   2C   2D   2E   2F   2G   2H   2I   2J   2K   2L   2M   2N   2O   2P   2Q   2R   2S   2T   2U   2V   2W   2X   2Y   2Z   3A   3B   3C   4A   4B   5   6   7A   7B   8   9A   9B   9C   9D   10  

明 細 書

発明の名称 : 柱状半導体装置の製造方法

技術分野

[0001]
 本発明は、柱状半導体装置の製造方法に関する。

背景技術

[0002]
 近年、LSI(Large Scale Integration)に3次元構造トランジスタが使われている。その中で、柱状半導体装置であるSGT(Surrounding Gate Transistor)は、高集積な半導体装置を提供する半導体素子として注目されている。また、SGTを有する半導体装置の更なる高集積化、高性能化が求められている。
[0003]
 通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する(例えば、特許文献1、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。
[0004]
 図9に、NチャネルSGTの模式構造図を示す。P型又はi型(真性型)の導電型を有するSi柱100(以下、シリコン半導体柱を「Si柱」と称する。)内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるN +層101a、101b(以下、ドナー不純物を高濃度で含む半導体領域を「N +層」と称する。)が形成されている。このソース、ドレインとなるN +層101a、101b間のSi柱100の部分がチャネル領域102となる。このチャネル領域102を囲むようにゲート絶縁層103が形成されている。このゲート絶縁層103を囲むようにゲート導体層104が形成されている。SGTでは、ソース、ドレインとなるN +層101a、101b、チャネル領域102、ゲート絶縁層103、ゲート導体層104が、全体として柱状に形成される。このため、平面視において、SGTの占有面積は、プレナー型MOSトランジスタの単一のソース又はドレインN +層の占有面積に相当する。そのため、SGTを有する回路チップは、プレナー型MOSトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
[0005]
 図9に示したSGTにおいて、ソース、ドレインとなるN +層100a、100bの低抵抗化が求められている。N +層100a、100bの低抵抗化により、SGTを用いた回路の低消費電力化、高速化が図れる。

先行技術文献

特許文献

[0006]
特許文献1 : 特開平2-188966号公報

非特許文献

[0007]
非特許文献1 : Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非特許文献2 : Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979)
非特許文献3 : T.Morimoto, T.Ohguro, H.Sasaki, M.S.Momose, T.Iinuma, I.Kunishima, K.Suguro, I.Katakabe, H.Nakajima, M.Tsuchiaki, M.Ono, Y.Katsumata, and H.Iwai: “Self-Aligned Nickel-Mono-Silicide Technology for High-Speed Deep Submicrometer Logic CMOS ULSI” IEEE Transaction on Electron Devices, Vol.42, No.5, pp.915-922 (1995)

発明の概要

発明が解決しようとする課題

[0008]
 柱状半導体装置の高密度化、低消費電力化、高速化の実現が求められている。

課題を解決するための手段

[0009]
 本発明の第1の観点に係る、柱状半導体装置の製造方法は、
 基板と、前記基板上に対して垂直方向に延在する第1の半導体柱を形成する工程と、
 前記第1の半導体柱の外周を囲む第1のゲート絶縁層を形成する工程と、
 前記ゲート絶縁層を囲む第1のゲート導体層を形成する工程と、
 垂直方向において、前記第1のゲート絶縁層の下端に、その上端位置がある、前記第1の半導体柱の内部、又はその側面に接した第1の不純物領域を形成する工程と、
 前記垂直方向において前記第1のゲート導体層の上端以上で、且つ前記半導体柱の頂部以下の高さに上面位置を有する第1の絶縁層を形成する工程と、
  前記第1の絶縁層の上表面より上で露出している前記半導体柱の上部の側面を囲んで第1の材料層を形成する工程と、
 前記第1の材料層をマスクに前記第1の半導体柱の頂部をエッチングして、凹部を形成する工程と、
 前記凹部に、ドナーまたはアクセプタ不純物を含む第2の不純物領域をエピタキシャル結晶成長させて形成する工程と、
 前記第1の材料層を除去する工程と、
 前記第1の絶縁層より上部の前記第2の不純物領域の側面を、平面視において等幅で囲んだ第2の材料層を形成する工程と、
 前記第2の材料層の外周部に第3の材料層を形成する工程と、
 前記第3の材料層と、前記第2の不純物領域と、をエッチングマスクにして、前記第2の材料層をエッチングして前記第1の絶縁層を底部にした第1のコンタクトホールを形成する工程と、
 前記第1のコンタクトホールに単層又は、複数層よりなる導電性を有する第1の導体材料層を埋め込む工程と、を備える、
 ことを特徴とする。
[0010]
 前記第2の不純物領域の上表面位置を前記第2の材料層の上表面位置より低く形成する工程と、
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第2の導体材料層を形成する工程と、を備える、
 ことがさらに好ましい。
[0011]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、前記第3の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第3の導体材料層を形成する工程と、
 前記第3の導体材料層の上表面位置が、前記第2の材料層の上表面位置になるように研磨する工程と、
 前記第3の導体材料層に接続して、第1の配線導体層を形成する工程と、を備える、
 ことがさらに好ましい。
[0012]
 前記第2の導体材料層上に、選択成長により、第4の導体材料層を形成する工程、を備える、
 ことがさらに好ましい。
[0013]
 前記第2の導体材料層を選択成長により形成する工程、を備える、
 ことがさらに好ましい。
[0014]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、上表面位置が前記第3材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第5の導体材料層を形成する工程と、
 前記第5の導体材料層上に、第2の配線導体層を形成する工程と、を備える、
 ことがさらに好ましい。
[0015]
 前記第1のゲート導体層を囲んだ第2の絶縁層を形成する工程と、
 前記第1の半導体柱の下方に、前記第2の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
 前記開口部に面した、前記ゲート導体層の端面を覆った第3の絶縁層を形成する工程と、
前記開口部の前記第1の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ前記第1の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
 ことがさらに好ましい。
[0016]
 平面視において、前記第1の不純物領域の外周が、前記第2の絶縁層の外周より外側になるように、前記第1の不純物領域を形成する工程を、さらに備える、
 ことがさらに好ましい。
[0017]
 前記第1の不純物領域と、前記第2の不純物領域と、の一方または両方が、前記第1の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
 ことがさらに好ましい。
[0018]
 前記基板上に前記第1の半導体柱に隣接して立つ第2の半導体柱と、前記第2の半導体柱の外周を囲む第2のゲート絶縁層と、前記第2のゲート絶縁層を囲む第2のゲート導体層と、
 前記第2の半導体柱上に前記第2の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第3の不純物領域を形成する工程と、
前記第1の半導体柱の下方にあり、且つ前記第1の半導体柱内または、側面に繋がった第4の不純物領域、を形成する工程と、
 前記第2の半導体柱の下方にあり、且つ前記第2の半導体柱内または、側面に繋がった第5の不純物領域、を形成する工程と、
 前記第1のゲート導体層、前記第2のゲート導体層、前記第1の不純物領域、前記第3の不純物領域、前記第4の不純物領域、及び前記第5の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第2の配線導体層、第3の配線導体層、及び第4の配線導体層を含む積層構造体を提供する工程と、
 前記第3の材料層の上表面から前記第4の配線導体層の上表面又は内部までつづき、前記第2の配線導体層及び前記第3の配線導体層を貫通する第2のコンタクトホールを形成する工程と、
 前記第2のコンタクトホールに露出した前記第3の配線導体層の側面に第1の管状絶縁層を形成する工程と、
 前記第2のコンタクトホールを充満して導電性を有する第6の導体材料層を形成する工程と、
 前記第6の導体材料層の上部の側面を露出させる工程と、
 前記第2の材料層を形成する工程は、前記第6の導体材料層の側面を囲んで第4の材料層を形成する工程を含み、
 前記第3の材料層を形成する工程は、前記第4の材料層を囲んで第5の材料層を形成する工程を含み、そして、
 前記第5の材料層をエッチングマスクにして、前記第4の材料層をエッチングして、前記第2の導体材料層上面に繋がる第3のコンタクトホールを形成する工程と、
 前記第3のコンタクトホールに導電性を有する第7の導体材料層を形成す工程と、をさらに備える、
 ことがさらに好ましい。
[0019]
 平面視において、前記第1のコンタクトホール、前記第2のコンタクトホール、前記第3のコンタクトホールの場所以外にあり、前記第1のゲート導体層、前記第2ゲート導体層、前記第4の不純物領域、前記第5の不純物領域のいずれかに接続され水平方向に延在する第5の配線導体層に繋がり、且つ前記第3の材料層の表面より下方に延びる第4のコンタクトホールを形成する工程と、
 第8の導体材料層を前記第4のコンタクトホールに充満する工程と、
 をさらに備える、
 ことがさらに好ましい。
[0020]
 平面視において、前記第2のコンタクトホールに面した前記第3の配線導体層の側面が、前記第2の配線導体層の側面より、外側になるように形成される、
 ことがさらに好ましい。
[0021]
 前記第1の材料層が、平面視において、前記半導体柱の上部を囲んで形成される、
 ことがさらに好ましい。
[0022]
 本発明の第2の観点に係る、柱状半導体装置の製造方法は、
 基板と、前記基板上に対して垂直方向に延在する第1の半導体柱を形成する工程と、
 前記第1の半導体柱の外周を囲む第1のゲート絶縁層を形成する工程と、
 前記第1のゲート絶縁層を囲む第1のゲート導体層を形成する工程と、
 前記基板に対する垂直方向において、前記第1のゲート絶縁層の下端に、その上端位置がある、前記第1の半導体柱の内部、又はその側面に接した第1の不純物領域を形成する工程と、
 前記垂直方向において前記第1のゲート導体層の上端以上で、且つ前記第1の半導体柱の頂部以下の高さに上面位置を有する第1の絶縁層を形成する工程と、
  前記第1の絶縁層の上表面より上で露出している前記第1の半導体柱の上部の側面を平面視において等幅に囲んで第1の材料層を形成する工程と、
 前記第1の材料層を囲んで第2の材料層を形成する工程と、
 前記第1の材料層と、前記第2の材料層と、をマスクに前記半導体柱の頂部をエッチングして、凹部を形成する工程と、
 前記凹部に、ドナーまたはアクセプタ不純物を含む第1の不純物領域をエピタキシャル結晶成長させて形成する工程と、
 前記第1の材料層をエッチングして、前記第2の材料層と、前記第2の不純物領域の間にあり、且つ前記第1の絶縁層を底部にした第1のコンタクトホールを形成する工程と、
 前記第1のコンタクトホールに単層又は、複数層よりなる導電性を有する第1の導体材料層を埋め込む工程と、を備える、
 ことを特徴とする。
[0023]
 前記第2の不純物領域の上表面位置を前記第1の材料層の上表面位置より低く形成する工程と、
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第2の導体材料層を形成する工程と、を備える、
 ことがさらに好ましい。
[0024]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、前記第2の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第3の導体材料層を形成する工程と、
 前記第3の導体材料層の上表面位置が、前記第2の材料層の上表面位置になるように研磨する工程と、
 前記第3の導体材料層に接続して、第1の配線導体層を形成する工程と、を備える、
 ことがさらに好ましい。
[0025]
 前記第2の導体材料層上に、選択成長により、第4の導体材料層を形成する工程、を備える、
 ことがさらに好ましい。
[0026]
 前記第2の導体材料層を選択成長により形成する工程、を備える、
 ことがさらに好ましい。
[0027]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、上表面位置が前記第2の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第5の導体材料層を形成する工程と、
 前記第5の導体材料層上に、第2の配線導体層を形成する工程と、を備える、
 ことがさらに好ましい。
[0028]
 前記第1のゲート導体層を囲んだ第2の絶縁層を形成する工程と、
 前記第1の半導体柱の下方に、前記第2の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
 前記開口部に面した、前記ゲート導体層の端面を覆った第3の絶縁層を形成する工程と、
前記開口部の前記第1の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ第1の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
 ことがさらに好ましい。
[0029]
 平面視において、前記第1の不純物領域の外周が、前記第2の絶縁層の外周より外側になるように、前記第1の不純物領域を形成する工程と、を備える、
 ことがさらに好ましい。
[0030]
 前記第1の不純物領域と、前記第2の不純物領域と、の一方または両方が、前記第1の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
 ことがさらに好ましい。
[0031]
 前記基板上に前記第1の半導体柱に隣接して立つ第2の半導体柱と、前記第2の半導体柱の外周を囲む第2のゲート絶縁層と、前記第2のゲート絶縁層を囲む第2のゲート導体層と、
 前記第2の半導体柱上に前記第2の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第3の不純物領域を形成する工程と、
前記第1の半導体柱の下方にあり、且つ前記第1の半導体柱内または、側面に繋がった第4の不純物領域、を形成する工程と、
 前記第2の半導体柱の下方にあり、且つ前記第2の半導体柱内または、側面に繋がった第5の不純物領域、を形成する工程と、
 前記第1のゲート導体層、前記第2のゲート導体層、前記第1の不純物領域、前記第3の不純物領域、前記第4の不純物領域、及び前記第5の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第2の配線導体層、第3の配線導体層、及び第4の配線導体層を含む積層構造体を提供する工程と、
 前記第2の材料層の上表面から前記第4の配線導体層の上表面又は内部までつづき、前記第2の配線導体層及び前記第3の配線導体層を貫通する第2のコンタクトホールを形成する工程と、
 前記第2のコンタクトホールに露出した前記第3の配線導体層の側面に第1の管状絶縁層を形成する工程と、
 前記第2のコンタクトホールを充満して導電性を有する第6の導体材料層を形成する工程と、
 前記第6の導体材料層の上部の側面を露出させる工程と、
 前記第1の材料層を形成する工程は、前記第6の導体材料層の側面を囲んで第3の材料層を形成する工程を含み、
 前記第2の材料層を形成する工程は、前記第3の材料層を囲んで第4の材料層を形成する工程を含み、そして、
 前記第4の材料層をエッチングマスクにして、前記第3の材料層をエッチングして、前記第2の導体材料層と前記第6の導体材料層の上面に繋がる第3のコンタクトホールを形成する工程と、
 前記第3のコンタクトホールに導電性を有する第7の導体材料層を形成す工程と、をさらに備える、
 ことがさらに好ましい。
[0032]
 平面視において、前記第1のコンタクトホール、前記第2のコンタクトホール、前記第3のコンタクトホールの場所以外にあり、前記第1のゲート導体層、前記第2ゲート導体層、前記第4の不純物領域、前記第5の不純物領域のいずれかに接続され水平方向に延在する第5の配線導体層に繋がり、且つ前記第2の材料層の表面より下方に延びる第4のコンタクトホールを形成する工程と、
 第8の導体材料層を前記第4のコンタクトホールに充満する工程と、
 をさらに備える、
 ことがさらに好ましい。
[0033]
 平面視において、前記第2のコンタクトホールに面した前記第3の配線導体層の側面が、前記第2の配線導体層の側面より、外側になるように形成される、
 ことがさらに好ましい。

発明の効果

[0034]
 本発明によれば、高密度化、低消費電力化、高速化した柱状半導体装置が実現する。

図面の簡単な説明

[0035]
[図1A] 本発明の第1実施形態に係るSGTを有する柱状半導体装置を説明するためのSRAMセル回路図である。
[図1B] 第1実施形態に係るSGTを有する柱状半導体装置を説明するためのSRAMセル模式構造図である。
[図2A] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2B] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2C] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2D] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2E] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2F] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2G] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2H] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2I] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2J] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2K] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2L] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2M] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2N] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2O] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2P] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2Q] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2R] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2S] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2T] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2U] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2V] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2W] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2X] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2Y] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図2Z] 第1実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図3A] 本発明の第2実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図3B] 第2実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図3C] 第2実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図4A] 本発明の第3実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図4B] 第3実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図5] 本発明の第4実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図6] 本発明の第5実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図7A] 本発明の第6実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図7B] 第6実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図8] 本発明の第7実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図9A] 本発明の第8実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図9B] 第8実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図9C] 第8実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図9D] 第8実施形態に係るSGTを有する柱状半導体装置の製造方法を説明するための平面図と断面構造図である。
[図10] 従来例のSGTを示す模式構造図である。

発明を実施するための形態

[0036]
 以下、本発明の実施形態に係る、柱状半導体装置の製造方法について、図面を参照しながら説明する。
[0037]
(第1実施形態)
 以下、図1A、図1B、図2A~図2Zを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。
[0038]
 図1Aに、本実施形態の柱状半導体装置である、SGTを用いたSRAMセル構造の等価回路図を示す。本SRAMセル回路は2個のインバータ回路を含んでいる。1つのインバータ回路は負荷トランジスタとしてのPチャネル型SGT_Pc1と、駆動トランジスタとしてのNチャネル型SGT_Nc1と、から構成されている。もう1つのインバータ回路は負荷トランジスタとしてのPチャネル型SGT_Pc2と、駆動トランジスタとしてのNチャネル型SGT_Nc2と、から構成されている。Pチャネル型SGT_Pc1のゲートと、Nチャネル型SGT_Nc1のゲートと、Pチャネル型SGT_Pc2のドレインと、Nチャネル型SGT_Nc2のドレインとが接続されている。Pチャネル型SGT_Pc2のゲートと、Nチャネル型SGT_Nc2のゲートと、Pチャネル型SGT_Pc1のドレインと、Nチャネル型SGT_Nc1のドレインとが接続されている。
[0039]
 図1Aに示すように、Pチャネル型SGT_Pc1、Pc2のソースは電源端子Vddに接続されている。そして、Nチャネル型SGT_Nc1、Nc2のソースはグランド端子Vssに接続されている。選択Nチャネル型SGT_SN1、SN2が2つのインバータ回路の両側に配置されている。選択Nチャネル型SGT_SN1、SN2のゲートはワード線端子WLtに接続されている。選択Nチャネル型SGT_SN1のソース、ドレインはビット線端子BLtとNチャネル型SGT_Nc1、Pチャネル型SGT_Pc1のドレインとに接続されている。選択Nチャネル型SGT_SN2のソース、ドレインは反転ビット線端子BLRtと、Nチャネル型SGT_Nc2、Pチャネル型SGT_Pc2のドレインとに接続されている。このように、本実施形態のSRAMセルを有する回路(以下、「SRAMセル回路」という。)は、2個のPチャネル型SGT_Pc1、Pc2と、4個のNチャネル型SGT_Nc1、Nc2、SN1、SN2とからなる合計6個のSGTから構成されている。そして、このSRAMセル回路は、Pチャネル型SGT_Pc1、Nチャネル型SGT_Nc1、SN1よりなる回路領域C1と、Pチャネル型SGT_Pc2、Nチャネル型SGT_Nc2、SN2よりなる回路領域C2とから構成されている。
[0040]
 図1Bに第1実施形態に係るSRAMセル回路の模式構造図を示す。このSRAMセル回路は3個のSi柱SP1、SP2、SP3より構成されている。従来の、1つのSi柱に1個のSGTが形成されているSRAMセルでは、1つのSRAMセルを形成するのに6個のSi柱を基板上に形成しなければいけないのに対して、図1Bに示されたSRAMセルでは、3個のSi柱によりSRAMセルが形成される。これにより、回路の高集積化が実現する。
 Si柱SP1には、図1AにおけるPチャネル型SGT_Pc1が上部に形成され、Pチャネル型SGT_Pc2が下部に形成されている。Pチャネル型SGT_Pc1、Pc2はSi柱SP1の中間にあるSiO 2層Ox1で分離されている。Pチャネル型SGT_Pc1は、チャネルであるSi柱SP1の一部と、このSi柱SP1の一部を囲むゲートGp1と、ゲートGp1の上下のSi柱SP1内にあるドレインP +層Pd1とソースP +層Ps1とより形成されている。Pチャネル型SGT_Pc2は、チャネルであるSi柱SP1の一部と、このSi柱SP1の一部を囲むゲートGp2と、ゲートGp2の上下のSi柱SP1内にあるドレインP +層Pd2とソースP +層Ps2とより形成されている。
 Si柱SP2には、図1AにおけるNチャネル型SGT_Nc1が上部に形成され、Nチャネル型SGT_Nc2が下部に形成されている。Nチャネル型SGT_Nc1、Nc2はSi柱SP2の中間にあるSiO 2層Ox2で分離されている。Nチャネル型SGT_Nc1は、チャネルであるSi柱SP2の一部と、このSi柱SP2の一部を囲むゲートGn1と、ゲートGn1の上下のSi柱SP2内にあるドレインN +層Nd1とソースN +層Ns1とより形成されている。Nチャネル型SGT_Nc2は、チャネルであるSi柱SP2の一部と、このSi柱SP2の一部を囲むゲートGn2と、ゲートGn2の上下のSi柱SP2内にあるドレインN +層Nd2とソースN +層Ns2とより形成されている。
 Si柱SP3には、図1AにおけるNチャネル型SGT_SN1が上部に形成され、Nチャネル型SGT_SN2が下部に形成されている。Nチャネル型SGT_SN1、SN2はSi柱SP3の中間にあるSiO 2層Ox3で分離されている。Nチャネル型SGT_SN1は、チャネルであるSi柱SP3の一部と、このSi柱SP3の一部を囲むゲートGs1と、ゲートGs1の上下のSi柱SP3内にあるドレインN +層Sd1とソースN +層Ss1とより形成されている。Nチャネル型SGT_SN2は、チャネルであるSi柱SP3の一部と、このSi柱SP3の一部を囲むゲートGs2と、ゲートGs2の上下のSi柱SP3内にあるドレインN +層Sd2とソースN +層Ss2とより形成されている。
[0041]
 図1Bに示すように、Si柱SP1、SP2、SP3の同じ高さに位置している構成要素同士が接続されている。即ち、ゲートGp1、Gn1が接続され、ドレインP +層Pd1と、ドレインN +層Nd1と、ドレインN +層Sd1とが接続され、ドレインP +層Pd2と、ドレインN +層Nd2と、ドレインN +層Sd2とが接続され、ゲートGp2、Gn2が接続されている。さらに、ゲートGp1、Gn1と、ドレインP +層Pd2と、ドレインN +層Nd2と、ドレインN +層Sd2とが接続され、ゲートGp2、Gn2が、ドレインP +層Pd1と、ドレインN +層Nd1と、ドレインN +層Sd1とが接続されている。
[0042]
 図1Bに示すように、Si柱SP1のソースP +層Ps1、Ps2は電源端子Vddに接続され、Si柱SP2のソースN +層Ns1、Ns2はグランド端子Vssに接続され、Si柱SP3のソースN +層Ss1はビット線端子BLtに接続され、Si柱SP3のソースN +層Ss2は反転ビット線端子BLRtに接続され、Si柱SP3のゲートGs1、Gs2はワード線端子WLtに接続されている。
[0043]
 図1Bに示すように、Si柱SP1、SP2、SP3の上部に、図1Aに示した回路図の回路領域C1が形成され、下部に回路領域C2が形成されている。そして、Si柱SP1、SP2、SP3の同じ高さにある構成要素同士が、Si柱の上下間の接続経路を介さないで接続されている。即ち、ゲートGp1、Gn1が、Si柱SP1、SP2の上下間の接続経路を介さないで接続され、ドレインP +層Pd1、N +層Nd1、Sd1が、Si柱SP1、SP2、SP3の上下間の接続経路を介さないで接続され、ドレインP +層Pd2、N +層Nd2、Sd2が、Si柱SP1、SP2、SP3の上下間の接続経路を介さないで接続され、同様にゲートGp2、Gn2が、Si柱SP1、SP2の上下間の接続経路を介さないで接続されている。これに対し、ゲートGp1、Gn1と、ドレインP +層Pd2、N +層Nd2との接続は、上下間の接続配線経路を介して接続する必要がある。同様に、ゲートGp2、Gn2と、ドレインP +層Pd1、N +層Nd1との接続は、上下間の接続配線経路を介して接続されている。
[0044]
 図2Aに、SGTを有する柱状半導体装置であるSRAMセル回路の製造工程を説明するための、平面図及び断面図を示す。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY1-Y1’線に沿う断面構造図、(d)は(a)のY2-Y2’線に沿う断面構造図を示す。
[0045]
 図2Aに示すように、SiO 2層基板1上に、積層されたi層2、SiO 2層3、i層4、SiO 2層5を形成する。
[0046]
 次に、図2Bに示すように、レジスト層(図示せず)をマスクに、リソグラフィ法とRIE(Reactive Ion Etching)法を用いて、平面視において円形状のSiO 2層5a、5b、5cを形成する。次に、レジスト層、SiO 2層5a、5b、5cをマスクに、RIE法を用いて、i層4、SiO 2層3、i層2をエッチングして、SiO 2層基板1上にi層2の下層を残して、Si柱6a、6b、6cを形成する。そして、レジスト層を除去する。この結果、Si柱6aは、i層2b1、SiO 2層3a、i層4a、SiO 2層5aを含み、Si柱6bは、i層2b2、SiO 2層3b、i層4b、SiO 2層5bを含み、Si柱6cは、i層2b3、SiO 2層3c、i層4c、SiO 2層5cを含む。
 次に、リソグラフィ法とRIE法を用いて、下層に残存するi層2をエッチングして、Si柱6aの外周部にi層2a1を、Si柱6bの外周部にi層2a2を、Si柱6cの外周部にi層2a3を形成する。
[0047]
 次に、図2Cに示すように、例えば熱酸化またはALD(Atomic Layer Deposition)法により、Si柱6a、6b、6cとi層2a1、2a2、2a3の外周にSiO 2層7a、7b、7cを形成する。そして、リソグラフィ法とイオン注入法を用いて、Si柱6aの外周部のi層2a1にP +層8aを形成し、Si柱6bの外周部のi層2a2にN +層8bを形成し、Si柱6cの外周部のi層2a3にN +層8cを形成する。そして、Si柱6a、6b、6cの下部と、i層2a1、2a2、2a3とを囲んで、SiO 2層10を形成する。
[0048]
 次に、図2Dに示すように、SiO 2層10より上のSiO 2層7a、7b、7cを除去した後に、Si柱6a、6b、6cと、SiO 2層10を覆って、例えばALD法により、酸化ハフニウム(HfO 2)層11と、窒化チタン(TiN)層12を順次形成する。最終的に、HfO 2層11はSGTのゲート絶縁層となり、TiN層12はSGTのゲート導体層となる。
[0049]
 次に、図2Eに示すように、リソグラフィ法とRIE法を用いて、Si柱6a、6bを囲んだTiN層12aと、Si柱6cを囲んだTiN層12bを形成する。
[0050]
 次に、図2Fに示すように、全体を覆って、SiO 2層14を形成する。その後、熱処理を行い、P +層8a、N +層8b、8cのドナー、またはアクセプタ不純物原子をi層2a1、2a2、2a3の全体に熱拡散して、P +層8aa、N +層8bb、8ccを形成する。その後、Si柱6a、6b、6cの外周に窒化シリコン(SiN)層15を形成する。続いて、SiN層15上にレジスト層16を形成する。SiO 2層3a、3b、3cの垂直方向での位置が、レジスト層16の中央部になるように、レジスト層16を形成する。レジスト層16は、レジスト材料をSiN層15との上表面に塗布した後、熱処理を行ってレジスト材料の流動性を大きくし、レジスト材料がSi柱6a、6b、6cの外側のSiN層15上で均質に溜まるようにして形成する。続いて、フッ化水素ガス(以下、「HFガス」と称する。)を全体に供給する。そして、HFガスがレジスト層16内に含まれた水分によって電離され、フッ化水素イオン(HF 2 +)(以下、「HFイオン」と称する。)が形成される。このHFイオンがレジスト層16内を拡散して、レジスト層16に接触するSiO 2層14をエッチングする(ここでのエッチングのメカニズムは非特許文献2を参照のこと。)。一方、レジスト層16に接触していないSiO 2層14は、殆どエッチングされずに残存する。その後、レジスト層16を除去する。
[0051]
 以上の結果、図2Gに示すように、SiO 2層14は、SiN層15に覆われたSiO 2層14aと、Si柱6a、6b、6cの上部領域のSiO 2層14b、14c、14dとに分離される。続いて、SiO 2層14a、14b、14c、14dと、SiN層15と、をマスクとして用い、TiN層12a、12bをエッチングすることで、TiN層12aが、Si柱6a、6bの下方領域のSiN層15で覆われたTiN層18aと、SiO 2層14bと、で覆われたTiN層18cと、SiO 2層14cで覆われたTiN層18dに分離され、TiN層12bが、Si柱6cの下方領域のSiN層15で覆われたTiN層18bと、SiO 2層14dで覆われたTiN層18eに分離される。次に、SiO 2層14a、14b、14cと、TiN層18a、18b、18c、18d、18eと、をマスクとして用い、HfO 2層11をエッチングすることで開口部19a、19b、19cを形成する。これにより、HfO 2層11が、Si柱6a、6b、6cの下方領域においてTiN層18a、18bで覆われたHfO 2層11aと、Si柱6a、6b、6cの上部領域でTiN層18c、18d、18eにそれぞれ覆われたHfO 2層11b、11c、11dとに分離される。その後、TiN層18aのSi柱6a側の露出部、TiN層18aのSi柱6b側の露出部、TiN層18b、18c、18d、18eの露出部をそれぞれ酸化することで、TiO(酸化チタン)層20a、20b、20c、20d、20e、20fを形成する。その後、TiO層20a、20b、20c、20d、20e、20f形成時にSi柱6a、6b、6c側面に形成されたSiO 2層(図示せず)を除去する。
[0052]
 次に、図2Hに示すように、例えば、SiO 2層基板1を配置した基板金属板と、この基板金属板から離間した対向金属板とを用意し、基板金属板に直流電圧を印加し、これら2枚の平行金属板にRF高周波電圧を印加することで対向金属板の材料原子をスパッタしてSiO 2層基板1上に堆積させるバイアス・スパッタ法を用いて、Ni原子をSiO 2層基板1の上表面に垂直な方向から入射させ、SiN層15上にNi層21aを形成する。同様に、バイアス・スパッタ法により、ボロン(B)不純物を含んだP型ポリSi層22a、SiO 2層23a、Ni層21b、P型ポリSi層22b、SiO 2層23bを順次積層する。ここで、SiO 2層23bの上面は、Si柱6a、6b、6cの上部を覆ったSiO 2層14b、14c、14dと接するように形成する。Ni原子、ポリSi原子、SiO 2原子は、SiO 2層基板1の上表面に対して垂直な方向から入射するので、Si柱6a、6b、6cの外周部側面とNi層21a、21b、P型ポリSi層22a、22b、SiO 2層23a、23bとの間に、密閉された空間25a、25b、25cが形成される。その後、SiN層15上に堆積されたNi層21a、21b、P型ポリSi層22a、22b、SiO 2層23a、23bよりなる積層膜と同時にSi柱6a、6b、6c頂部上に形成された積層膜(図示せず)を除去する。
[0053]
 次に、図2Iに示すように、Si柱6aを覆ったレジスト層27を形成する。その後、SiO 2層基板1上面より砒素(As)原子のイオン注入により、Si柱6b、6cの外周部のP型ポリSi層22a、22bをN +層化してN +型ポリSi層26a、26bを形成する。その後、レジスト層27を除去する。
[0054]
 次に、図2Jに示すように、例えば550℃の熱処理を行うことで、Ni層21a、21bのNi原子をP型ポリSi層22a、22b、N +型ポリSi層26a、26b内に拡散させてニッケルシリサイド(NiSi)層28a、28bをそれぞれ形成する。NiSi層28a、28bは、P型ポリSi層22a、22b、N +型ポリSi層26a、26bの体積より膨張する(この体積膨張については非特許文献3を参照のこと)。P型ポリSi層22a、22b、N +型ポリSi層26a、26bはSiN層15、SiO 2層23a、23bにより挟まれているので、NiSi層28a、28bは、主に空間25a、25b、25c内に突出する。N +型ポリSi層26a、26bに含まれているAs原子と、P型ポリSi層22a、22bとに含まれているB原子は、NiSi層28a、28bより外側に押し出される(この押し出し現象については非特許文献3を参照のこと)。この不純物原子押し出し効果により、空間25a、25b、25c内に突き出したNiSi層28a、28bの側面表層に不純物原子を多く含んだ突起部(図示せず)が形成される。そして、突起部側面がSi柱6a、6b、6c表面に接触する。
[0055]
 次に、図2Kに示すように、熱処理を行って、NiSi層28a、28bのシリサイド化を拡張すると共に、不純物押し出し効果により突起部からAs原子、B原子をSi柱6a、6b、6c内に拡散させる。こうして、NiSi層28aに接したSi柱6a、6b、6cの側面表層にそれぞれNiSi層30a、30b、30cが形成されると共に、B原子及びAs原子が不純物押し出し効果によりSi柱6a、6b、6c内部に拡散されてSi柱6a、6b、6c内部にそれぞれに高濃度のアクセプタ、またはドナー不純物を含むP +層31a、N +層31b、31cが形成される。同様に、NiSi層28bに接したSi柱6a、6b、6cの側面表層にそれぞれNiSi層32a、32b、32cが形成されると共に、B原子及びAs原子が不純物押し出し効果によりSi柱6a、6b、6c内部に拡散されてSi柱6a、6b、6c内部にそれぞれに高濃度のアクセプタ、またはドナー不純物を含むP +層33a、N +層33b、33cが形成される。SiO 2層3a、3b、3cでは、ドナー及びアクセプタ不純物原子の熱拡散が抑えられ、同時にシリサイド化も抑えられるので、P +層31a、N +層31b、31cと、P +層33a、N +層33b、33cとは、SiO 2層3a、3b、3cで分離される。次に、リソグラフィ法とRIE法とを用いて、NiSi層28a、28b、SiO 2層23a、23bを、Si柱6a、6b、6cの外周部に残存するように、パターン加工することで、NiSi層28aa、28bb、SiO 2層23aa、23bbをそれぞれ形成する。
[0056]
 次に、図2Lに示すように、SiN層15を形成した方法と同じ方法を用いることで、その上表面が、TiN層18c、18d、18eの高さ方向の中間に位置するように、SiN層35aを形成する。続いて、空間25a、25b、25cを形成した方法と同じ方法を用いることで、TiN層18c、18d、18eの外周に開口部を形成する。続いて、TiN層18c、18dに接触したNiSi層36aと、TiN層18eに接触したNiSi層36bを形成する。
[0057]
 次に、図2Mに示すように、SiO 2層35bを、その上表面の位置がNiSi層36a、36bの表面よりも高く、かつSi柱6a、6b、6cの頂部よりも低くなるように形成する。その後、SiO 2層35bをマスクとして用い、Si柱6a、6b、6cの頂部のSiO 2層14b、14c、14d、TiN層18c、18d、18e、HfO 2層11b、11c、11dをエッチングする。
[0058]
 次に、図2Nに示すように、Si柱6a、6b、6cの外周部のSiO 2層35bの上にSiN層35cを形成する。そして、全体にSiO 2膜(図示せず)を被覆して、その後にCMP法により、上表面の位置がSi柱6a、6b、6cの頂部と一致する、表面が平坦なSiO 2層35dを形成する。そして、全体に下にSiN層、そして上にSiO 2層よりなるSiN/SiO 2層(図示せず)を被覆する。そして、リソグラフィ法とRIE法を用いて、レジスト層37aの下にSiN/SiO 2層35eを形成する。そして、レジスト層37aを除去する。そして、SiO 2層35d、SiN/SiO 2層35eをエッチングマスクにして、Si柱6aの頂部をエッチングして、凹部(recess)38AAを形成する。凹部38AAは、その底部が、SiN層35cの下面と同じ高さになるように形成する。平面視において、凹部38AAは、Si柱6aと同じ形状で、且つ自己整合で形成される。この自己整合により形成されるとは、凹部38AAが、リソグラフィ法を用いないで形成され、且つリソグラフィ法を用いた場合に発生するSi柱6aとのマスク合せズレがなく形成されることを意味する。
[0059]
 次に、図2Oに示すように、凹部38底部のSI柱6a上にアクセプタ不純物を高濃度に含んだP +層(図示せず)を、その頂部がSiO 2層35dの上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、CMP法によりP +層の頂部と、SiN/SiO 2層35eを除去して、上表面位置がSiO 2層35dの上表面位置と同じくなるP +層38aを形成する。または、P +層38aを選択エピタキシャル法により、その上表面位置が、SiO 2層35d付近になるように形成してもよい。この場合は、CMP法によるP +層38aの頂部を研磨しないでもよい。これにより、P +層38aがSi柱6aに対して自己整合で形成される。
[0060]
 次に、図2Pに示すように、図2Nで説明した同様な方法により、平面視において、Si柱6a上を覆って、レジスト層37b、SiN/SiO 2層35fを形成する。そして、レジスト層37bを除去する。そして、SiO 2層35d、SiN/SiO 2層35fをエッチングマスクにして、Si柱6b、6cの頂部をエッチングして、凹部38BB、38CCを形成する。凹部38BB、38CCは、それらの底部が、凹部38AAの場合と同様に、SiN層35cの下面と同じ高さになるように形成させる。これにより、38Aと同様に、凹部38BB、38CCは、Si柱6b、6cに対して自己整合で形成される。
[0061]
 次の工程を図2Qに示す。 (e)は(a)のY3-Y3’線に沿う断面構造図を示す。図2Qに示すように、図2Oで説明した同様な方法により、凹部38BB,38CCの底部のSI柱6b、6c上にドナー不純物を含んだN +層(図示せず)を、その上表面位置がSiO 2層35dの上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、CMP法によりN +層の頂部と、SiN/SiO 2層35fを除去して、上表面位置がSiO 2層35dの上表面位置と同じくなるN +層38b、38cを形成する。これにより、N +層38b、38cが、Si柱6b、6cと自己整合で形成される。続いて、リソグラフィ法とRIE法とを用いて、NiSi層28aa上に、SiO 2層35d、SiN層35c、SiO 2層35b、NiSi層36a、SiN層35a、SiO 2層23bb、NiSi層28bb、SiO 2層23aaを貫通させて、コンタクトホール40aを形成する。同じく、リソグラフィ法とRIE法とを用いて、TiN層18a上に、SiO 2層35d、SiN層35c、SiO 2層35b、SiN層35a、SiO 2層23bb、NiSi層28bb、SiO 2層23aa、NiSi層28aa、SiN層15、SiO 2層14aを貫通させて、コンタクトホール40bを形成する。
[0062]
 次に、全体にALD法によりSiO 2層(図示せず)を堆積する。そして、図2Rに示すように、RIE法を用いて、コンタクトホール40aの側面にSiO 2層41aを残存させ、NiSi層28aa上のSiO 2層を除去する。同様に、コンタクトホール40bの側面にSiO 2層41bを残存させ、TiN層18a上のSiO 2層を除去する。
[0063]
 次に、全体にALD法によりタングステン(W)層(図示せず)を、コンタクトホール40a、40bの内部とNiSi層28aa上部に堆積する。そして、図2Sに示すように、MCP法により、W層の表面層を研磨して、上表面の位置がP +層38a、N +層38b、38cの頂部と、SiO 2層35dとの上表面と一致するW層43a、43bを形成する。
[0064]
 次に、SiO 2層35dを除去して、SiN層35cの上表面より上のP +層38a、N +層38b、38c、W層43a、43bを露出させる。そして、全体にCVD法によりSiO 2層(図示せず)を堆積する。そして、図2Tに示すように、RIE法を用いてSiO 2層をSiN層35c上表面までエッチングする。これにより、W層43a、43bの側面にSiO 2層46a、46bを残存させる。同時にP +層38a、N +層38b、38cの側面にSiO 2層46c、46d、46eを残存させる。これにより、平面視において、SiO 2層46a~46eが、リソグラフィ法を用いないで、N +層38b、38cの頂部と、W層43a、43bを等幅で、かつ円帯状に囲んで形成される。これにより、SiO 2層46a~46eは、N +層38b、38cの頂部と、W層43a、43bに対して、自己整合により形成される。この自己整合により、平面視において微細なSiO 2層46a~46eが、確実に形成される。
[0065]
 次に全体にCVD法により例えば酸化アルミニウム(AlO)絶縁層(図示せず)を堆積する。そして、図2Uに示すように、CMP法によりAlO層の上表面の位置が、P +層38a、N +層38b、38cの頂部と、W層43a、43bとの上表面になるように、平坦に研磨して、AlO層51を形成する。そして、P +層38a、N +層38b、38cと、W層43a、43bとの側面のSiO 2層46a、46b、46c、46d、46eを除去する。これにより、P +層38a、N +層38b、38cの頂部と、W層43a、43bのそれぞれを、平面視において、等幅で円帯状に囲んだコンタクトホール50a、50b、50c、50d、50eが形成される。SiO 2層46a~46eは、N +層38b、38cと、W層43a、43bに対して、自己整合により形成されているので、コンタクトホール50a、50b、50c、50d、50eは、P +層38a、N +層38b、38cと、W層43a、43bと、に対して、自己整合により形成される。
[0066]
 次に、コンタクトホール50c、50d、50eを覆ってレジスト層(図示せず)を形成する。そして、図2Vに示すように、RIE法により、レジスト層、AlO層51をマスクにして、W層43aの外周のSiN層35c、SiO 2層35bをエッチングしてNiSi層36a上にコンタクトホール50aaを形成する。同様に、レジスト層とAlO層51をマスクにして、W層43bの外周のSiN層35c、SiO 2層35b、SiN層35a、SiO 2層23bb、及びこれらに接するSiO 2層41bをエッチングしてNiSi層28bb上にコンタクトホール50bbを形成する。これにより、コンタクトホール50aa、50bbはW層43a、43bに対して自己整合で形成される。
[0067]
 次にALD法により、コンタクトホール50c、50d、50e、50aa、50bbの内部、及びAlO層51上に、W層(図示せず、最初にP +層38a、N +層38b、38cとW層との接触抵抗を小さくするための、Tiなどの薄いバリヤ導体層を形成してもよい)を堆積する。そして、図2Wに示すように、CMP法により、上表面の位置がP +層38a、N +層38b、38cの頂部と、W層43a、43bとなるようにW層を研磨する。これにより、W層43a、43bの側面と、P +層38aの側面と、N +層38b、38cの側面とを囲み、且つコンタクトホール50aa、50bb、50c、50d、50e内部に、W層52a、52b、52c、52d、52eを形成する。これにより、W層52a、52b、52c、52d、52eはコンタクトホール50aa、50bb、50c、50d、50eと同じ形状になる。コンタクトホール50aa、50bb、50c、50d、50eが、P +層38a、N +層38b、38cと、W層43a、43bに対して、自己整合により形成される。これにより、W層52a、52b、52c、52d、52eは、P +層38a、N +層38b、38cと、W層43a、43bに対して自己整合で形成される。これにより、平面視における、SiO 2層46a、46b、46c、46d、46eの幅長は、リソグラフィ法を用いて形成した場合より、リソグラフィ法におけるマスク合わせ寸法余裕を確保する必要がないので、短く形成できる。
[0068]
 次に、図2Xに示すように、全体にSiO 2層54を形成する。そして、P +層38a、N +層38b上のSiO 2層54を貫通するコンタクトホール55a、55bを形成し、P +層8aa上に、SiO 2層54、AlO層51、SiN層35c、SiO 2層35b、SiN層35a、15、SiO 2層14a、HfO 2層11b、SiO 2層10、7aを貫通するコンタクトホール55cを形成し、N +層8bb上に、SiO 2層54、AlO層51、SiN層35c、SiO 2層35b、SiN層35a、15、SiO 2層14a、HfO 2層11a、SiO 2層10、7bを貫通するコンタクトホール55dを形成する。そして、シリサイド層として、Si柱6a、6bの頂部にNiSi層67a、67bを形成し、コンタクトホールホール55cの底部のP +層8aa上にNiSi層67cを形成し、コンタクトホールホール55cの底部のN +層8bb上にNiSi層67dを形成する。NiSi層67a、67bは、平面視において、Si柱6a、6bの外周まで形成されることが望ましい。そして、コンタクトホール55a、55cを介してP +層38a、8aaに接続した電源配線金属層VDDと、コンタクトホール55b、55dを介してN +層38b、8bbに接続したグランド配線金属層VSSと、を形成する。
[0069]
 次に、図2Yに示すように、CVD法とCMP法により、全体にSiO 2層56を形成する。その後、SiO 2層56、54、AlO層51、SiN層35c、SiO 2層35b、SiN層35a、SiN層15、SiO 2層14aを貫通させて、TiN層18b上にコンタクトホール57を形成する。そして、コンタクトホール57を介してTiN層18bに接続したワード配線金属層WLを形成する。
[0070]
 次に、図2Zに示すように、CVD法とCMP法により、全体にSiO 2層58を形成する。その後、Si柱6cの頂部のN +層38c上に、SiO 2層58、56、54を貫通させて、コンタクトホール60aを形成する。同じく、N +層8cc上に、SiO 2層58、56、54、AlO層51、SiN層35c、SiO 2層35b、SiN層35a、15、SiO 2層14a、HfO 2層11a、SiO 2層10、7cを貫通させて、コンタクトホール60bを形成する。そして、シリサイド層として、Si柱6cの頂部にNiSi層67eを形成し、コンタクトホール60bの底部のN +層8cc上にNiSi層67fを形成する。その後、コンタクトホール60aを介して、N +層38cと接続する、平面視上においてY2-Y2’線に沿った方向に繋がったビット線配線金属層BLを形成し、コンタクトホール60bを介してN +層8ccと接続する、平面視上においてビット線配線金属層BLに並行して繋がった反転ビット線配線金属層BLRを形成する。
[0071]
 図2Zに示すように、Si柱6aの上部に、P +層33a、38aをドレイン、ソースとし、TiN層18cをゲートとし、P +層33a、38a間のSi柱6aをチャネルにしたSGT(図1BのPチャネル型SGT_Pc1に対応する)が形成され、Si柱6aの下部に、P +層8aa、31aをソース、ドレインとし、TiN層18aをゲートとし、P +層8aa、31a間のSi柱6aをチャネルにしたSGT(図1BのPチャネル型SGT_Pc2に対応する)が、形成される。
 また、Si柱6bの上部に、N +層33b、38bをソース、ドレインとし、TiN層18dをゲートとし、N +層33b、38b間のSi柱6bをチャネルにしたSGT(図1BのNチャネル型SGT_Nc1に対応する)が形成され、Si柱6bの下部に、N +層8bb、31bをソース、ドレインとし、TiN層18aをゲートとし、N +層8bb、31b間のSi柱6aをチャネルにしたSGT(図1BのNチャネル型SGT_Nc2に対応する)が、形成される。
 また、Si柱6cの上部に、N +層33c、38cをソース、ドレインとし、TiN層18eをゲートとし、N +層33c、38c間のSi柱6cをチャネルにしたSGT(図1BのNチャネル型SGT_SN1に対応する)が形成され、Si柱6cの下部に、N +層8cc、31cをソース、ドレインとし、TiN層18bをゲートとし、N +層8cc、31c間のSi柱6cをチャネルにしたSGT(図1BのNチャネル型SGT_Nc2に対応する)が、形成される。
 これらSGT(図1BのSGT_Pc1、Pc2、Nc1、Nc2、SN1、SN2に対応する)が接続配線されて、図1Bに示した模式構造図と同じく、Si柱6a、6b、6cの上部に形成されたPチャネル型SGT(図1BのPチャネル型SGT_Pc1に対応する)及びNチャネル型SGT(図1BのNチャネル型SGT_Nc1、SN1に対応する)による回路領域(図1Bの回路領域C1に対応する)と、Si柱6a、6b、6cの下部に形成されたPチャネル型SGT(図1BのPチャネル型SGT_Pc2に対応する)及びNチャネル型SGT(図1BのNチャネル型SGT_Nc2、SN2に対応する)による回路領域(図1Bの回路領域C2に対応する)と、により構成されたSRAMセル回路が形成される。
[0072]
 第1実施形態の製造方法によれば、次のような特徴が得られる。
1.図2N~図2Qに示したように、高濃度にアクセプタ、そしてドナー不純物を含んだP +層38a、N +層38b、38cが、Si柱6a、6b、6cの頂部をエッチングして形成した凹部38AA,38BB,38CC底部にあるSi柱6a、6b、6c上にエピタキシャル結晶成長して形成された。この方法は、例えば、P +層38a、N +層38b、38cをイオン注入法により形成した場合と比べて、アクセプタ、そしてドナー不純物をより高濃度に含ませることが出来、かつP +層38a、N +層38b、38cとSi柱6a、6b、6cの境界での不純物濃度分布を急峻にできる特徴を得ることができる。この2つの特徴共に、P +層38a、N +層38b、38cのダイオード接合抵抗を小さくすることができる。これは、SGT回路の低電圧駆動化と高速化に寄与できる。
2.更に、図2Zに示されるように、P +層38a、N +層38b、38cは、側面を低抵抗金属層であるW層52c、52d、52eで囲まれている。W層52c、52d、52e(バリヤ金属層を含む)の底部位置は、P +層38a、N +層38b、38cの下端に近い位置に形成されている。これにより、P +層38a、N +層38b、38cによるダイオード接合抵抗を低くできる。これは、SGT回路の更なる低電圧駆動化と高速化に寄与できる。
3.P +層38a、N +層38b、38cが、Si柱6a、6b、6cに対して自己整合で形成されている。そして、W層52a、52b、52c、52d、52eが、W層43a、43b、P +層38a、N +層38b、38cに対して自己整合で形成されている。これにより、Si柱6a、6b、6cと、P +層38a、N +層38b、38cと、W層52c、52d、52cの3者が自己整合の関係で形成され、W層43a、43bとW層52a、52bが自己整合の関係で形成される。これにより、低電圧駆動化と高速化に加えて、SGT回路の更なる高密度が図れる。
[0073]
(第2実施形態)
 以下、図3A~図3Cを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY1-Y1’線に沿う断面構造図、(d)は(a)のY2-Y2’線に沿う断面構造図である。第2実施形態の製造方法は、以下に説明する相違点を除き、第1実施形態の図2A~図2Zに示す工程と同様である。
[0074]
 図3Aに示す工程の前までは、図2Aから図2Tまでと同じ工程を行う。そして、次に全体にCVD法により例えば酸化アルミニウム(AlO)絶縁層(図示せず)を堆積する。そして、図3Aに示すように、CMP法によりAlO層の上表面の位置が、P +層38a、N +層38b、38cの頂部と、W層43a、43bとの上表面になるように、平坦に研磨して、AlO層71を形成する。
[0075]
 次に、図3Bに示すように、AlO層71、SiO 2層46a~46eをエッチングマスクにして、P +層38a、N +層38b、38cの頂部をエッチングして、P +層38A、N +層38B、38Cを形成する。
[0076]
 次に、図3Cに示すように、SiO 2層46a~46eを除去した後に、W層(図示せず、薄いバッファ金属層を含む)を、上表面位置がAlO層71の上表面位置より高くなるまで全体に被覆する。そして、CMP法を用いて、W層を上表面位置が、AlO層71の上表面位置まで研磨して、P +層38A、N +層38B、38Cの側面と、頂部の全体を囲んだW層72a、72b、72cを形成する。 同時にW層43a、43bの頂部側面を囲んだW層73a、73bを形成する。以降、図2X~図2Zと同じ工程を行うことによって、第1実施形態と同様のSRAMセルが形成される。なお、本工程によれば、第1実施形態におけるNiSi層67a、67b、67eの形成は無くてもよい。
[0077]
 本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
 第1実施形態では、P +層38a、N +層38b、38cの頂部にNiSi層67a、67b、67cを形成した。 これらNiSi層67a、67b、67cは、P +層38a、N +層38b、38cの上面にNi層を被覆した後に、熱処理を行い、P +層38a、N +層38b、38cの頂部のシリサド化を行うことにより形成させる。このシリサイド化によるNiSi層67a、67b、67cの形成では、NiSi層67a、67b、67cとP +層38a、N +層38b、38cとの間でNi原子とSi原子の組成比の異なる領域で抵抗に高いシリサイド領域が形成される。これは、NiSi層の中で、抵抗の低いのはNi原子1個に対してSi原子2個の割合で形成されているNiSi 2層であるが、NiSi層67a、67b、67cとP +層38a、N +層38b、38cの境界付近で、この割合がずれてくる領域が長くなることによる。このことは、通常のSGTを用いた回路形成においては、問題ではないが、更なるSGT回路の高速化、低電圧化を行う場合において問題になる。これに対して、本実施形態では、直接に抵抗の低いW層72a、72b、72c(バッファ金属層を含む)を、P +層38A、N +層38B、38Cの側面と上面の全体を覆って形成される。これによって、さらにP +層38A、N +層38B、38CのダイオードPN接合抵抗を小さく出来て、SGT回路の低電圧駆動化と高速化が図れる。
[0078]
(第3実施形態)
 以下、図4A、図4Bを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY1-Y1’線に沿う断面構造図、(d)は(a)のY2-Y2’線に沿う断面構造図である。
[0079]
 図4Aに示す工程の前までは、図3Bに示した工程と同じ工程を行う。そして、P +層38A、N +層38B、38C、W層43a、43bの側面を囲んだSiO 2層46a、46b、46c、46d、46eをエッチングして除去して、図2U、図2Vに示したと同様の工程を用いて、コンタクトホール50aa、50bb、50c、50d、50e(図示せず)を形成する。そして、全体に、例えばTi層、TiN層などからなるバッファ金属層を被覆する。そして、バッファ金属層を、CMP法により、上表面位置がAlO層71の上表面位置になるように研磨する。これにより、P +層38A、N +層38B、38Cを覆ってバッファ金属層74a、74b、74cが形成される。同時にW層43a、43bの側面にも、バッファ金属層75a、75bが形成される。
[0080]
 次に、全体を覆ってW層(図示せず)を被覆する。そして、リソグラフィ法とRIEエッチングにより、図4Bに示すように、バッファ金属層74a、74b、74c、75a、75b、及びW層43a、43b上にW層76a、76b、76c、77a、77bを形成する。そして、第1実施形態と同様に、図2X~図2Zと同じ工程を行うことによって、第1実施形態と同様にSRAMセルが形成される。
[0081]
 本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
  第1実施形態では、P +層38a、N +層38b、38c、W層43a、43bの側面を囲んで、W層52a、52b、52c、52d、52eが形成されている。この場合、W層52c、52d、52eと、P +層38a、N +層38b、38cとの接触抵抗を下げるための、例えば、Ti層、TiN層などのバッファ金属層を、W層52c、52d、52eとP +層38a、N +層38b、38cとの間に確実に設けようとすると、平面視において、図2Uに示したコンタクトホール50c、50d、50eの幅を大きくしなければいけない。これに対して、本実施形態では、コンタクトホール50c、50d、50e内には、バッファ金属層のみを形成している。このため、コンタクトホール50c、50d、50e内にはW層を形成する必要がない。これにより、平面視において、コンタクトホール50c、50d、50eの幅を狭くすることができる。これにより、SGT回路の高密度化が図れる。
[0082]
(第4実施形態)
 以下、図5を参照しながら、本発明の第4実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY1-Y1’線に沿う断面構造図、(d)は(a)のY2-Y2’線に沿う断面構造図である。
[0083]
 第3実施形態における図4Aの工程を行った後に、W選択成長によりバッファ金属層74a、74b、74c、75a、75bと、及びW層43a、43bとの上に、W層78a、78b、78c、79a、79bを形成する。そして、第1実施形態と同様に、図2X~図2Zと同じ工程を行うことによって、第1実施形態と同様のSRAMセルが形成される。
[0084]
 本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
1. 第3実施形態では、全体を覆ってW層(図示せず)を被覆した後、リソグラフィ法とRIEエッチングにより、図4Bに示すように、バッファ金属層74a、74b、74c、75a、75b上とW層43a、43b上にW層76a、76b、76c、77a、77bを形成した。これに対して、本実施形態では、リソグラフィ法とRIEエッチング工程を用いないで、W層76a、76b、76c、77a、77bと同じように、W層78a、78b、78c、79a、79bを形成することができる。且つ、W層78a、78b、78c、79a、79bは、バッファ金属層74a、74b、74c、75a、75bと、及びW層43a、43bと、に対して自己整合で形成される。これにより、SGT回路の高密度化が図れると共に、製造工程の簡易化が図れる。
[0085]
(第5実施形態)
 以下、図6を参照しながら、本発明の第5実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY1-Y1’線に沿う断面構造図、(d)は(a)のY2-Y2’線に沿う断面構造図である。
[0086]
 図2Vに示したと同様に、コンタクトホール50aa、50bb、50c、50d、50eを形成する。そして、全体にバッファ導体層(図示せず)とW層(図示せず)を被覆する。この場合、バッファ導電層の上表面位置をAlO層51の上表面位置より上になるように形成する。そして、CMP法によりW層の表面を平坦にする。そして、図6に示すように、リソグラフィ法とRIEエッチングにより、バッファ導体層とW層をエッチングして、導電バッファ層81a、81b、81c、81d、81eとW層82a、82b、82c、82d、82eを形成する。そして、第1実施形態と同様に、図2X~図2Zと同じ工程を行うことによって、第1実施形態と同様にSRAMセルが形成される。
[0087]
 本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
 第3実施形態では、P +層38a、N +層38b、38c、の頂部をエッチングして形成された、P +層38A、N +層38B、38Cの側面に接したSiO 2層46c、46d、46eをエッチングして除去した。そして、バッファ導体層74a、74b、74cを、P +層38A、N +層38B、38Cの側面と頂部上とを囲んで形成した。これに対して、本実施形態では、P +層38a、N +層38b、38cの頂部のエッチングを行わないで、バッファ導体層81c、81d、81eを、P +層38a、N +層38b、38cの側面と頂部上との全体を囲んで形成できる。これにより、SGT回路の高密度化が図れると共に、製造工程の簡易化が図れる。
[0088]
(第6実施形態)
 以下、図7A、図7Bを参照しながら、本発明の第6実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図である。
[0089]
 図7Aに示すように、Si柱85をP層86上のN層87上に形成する。そして、N層87の外周部にSiN層89を形成する。そして、全体にALD法によりHfO 2層(図示せず)、TiN層(図示せず)、SiO 2層(図示せず)を被覆する。そして、SiN層89上と、これに繋がるSi柱85の下部外周部のSiO 2層、TiN層、HfO 2層をエッチングして、開口部94と、HfO 2層91、TiN層92、SiO 2層93を形成する。そして、開口部94に面したTiN層92端に絶縁層95を形成する。そして、Si柱85を囲んで、SiN層89上に、上表面位置が開口部94の下部になるSiO 2層90を形成する。そして、アプセプタ不純物を高濃度に含んだシリコン(Si)_P +層96を、選択エピタキシャル結晶成長法により、開口部にSi柱85側面に接して、水平方向に広がって形成させる。平面視において、P +層96の外周は、SiO 2層93の外周より外側にあるのが、P +層96に繋がる配線導体層を形成し易くできるので望ましい。
[0090]
 そして、図7Bに示すように、SiO 2層90上にあり、P +層96に接続させた配線W層98(バッファ金属層を含む)を形成する。そして、W層98とSiO 2層90との上にあって、且つ垂直方向において、上表面位置がTiN層92aの中間にあるSiN層99を形成する。そして、TiN層92aに接し、且つSiN層99上に水平方向に延びる配線W層100を形成する。そして、Si柱85を囲み、上表面位置がSi柱85の上部にあるSiO 2層101を形成する。そして、図3A~3Cを用いて説明したP +層38A、W層72aを形成したのと同様な方法により、Si柱85上にアクセプタ不純物を高濃度に含んだSiをエピタキシャル結晶成長法により形成させたP +層105と、このP +層105の上面と外周とを自己整合で覆ったW層106と、W層106の外周部にあるAlO層103を形成する。そして、配線W層98上に、AlO層103、SiN層102、SiO 2層101、SiN層99を貫通したコンタクトホール108aを形成する。そして、配線W層100上に、AlO層103、SiN層102、SiO 2層101を貫通したコンタクトホール108bを形成する。そして、コンタクトホール108aを介して配線W層98に繋がる配線金属層M1と、コンタクトホール108bを介して配線W層100に繋がる配線金属層MGとW層106に繋がる配線金属層M2を形成する。これにより、P +層96、105をソース、ドレインとし、TiN層92aをゲートとし、P +層96、105間のSi柱85をチャネルとしたSGTが形成される。
[0091]
 本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
1.Si柱85の下部側面に繋がった、P +層96も、上部のP +層105と同様に、高濃度のアクセプタ不純物を含んだSiのエピタキシャル結晶成長法により形成される。これにより、SGTのソース、およびドレインとなる不純物領域の両者が、イオン注入法により形成した場合と比べて、アクセプタ、そしてドナー不純物をより高濃度に含ませることが出来、かつP +層96とSi柱85の境界での不純物濃度分布を急峻にできる。これにより、P +層96、105のダイオード接合抵抗を小さくすることができる。これは、SGT回路の更なる低電圧駆動化と高速化に寄与できる。
2.Siを母体にしたP +層96、105に替えて、例えばシリコン・ゲルマニウム(SiGe)を母体にして、P +層96、105を形成することができる。 P +層96、105にSiGeを用いることによりチャネルであるSi柱85内に生じる応力によりホール移動度が向上できる。これにより、更なる回路の高速化が図れる。
3.P +層96、105は、それぞれ独立にエピタキシャル結晶成長法により半導体層を形成できる。従って、P +層96と、P +層105とを異なる半導体原子を母体として形成することは容易に出来る。これにより、更にSGTの特性向上を図ることが可能である。
[0092]
(第7実施形態)
 以下、図8を参照しながら、本発明の第7実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図である。
[0093]
 図8に示すように、開口部94に接した部分のSi柱85側面を、エッチングまたは側面の表面は酸化した後に、この酸化膜を除去するなどの方法により、内方向に凹ます。そして、図7Aと同様にSiのエピタキシャル結晶成長法により、開口部のSi柱85の側面に接して、高濃度にアクセプタ不純物を含んだP +層96を形成する。以後、図7Bと同様な工程を行うことにより、SGTが形成される。
[0094]
 本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
1. 平面視において、P +層96aが、チャネル部分のSi柱85外周より、内側になるため、図7Bと比べてチャネル内に均一な電界分布が形成される。これはSGTの低電圧駆動において望ましい。
 例えば、SiGeを母体にしてP +層96a、105を形成した場合、チャネルSi柱85内にホール移動度を高める応力を形成しやすくなる。これにより、SGTの高性能化が図れる。
[0095]
(第8実施形態)
 以下、図9A~図9Dを参照しながら、本発明の第8実施形態に係る、SGTを有する柱状半導体装置の製造方法について説明する。(a)は平面図、(b)は(a)のX-X’線に沿う断面構造図、(c)は(a)のY-Y’線に沿う断面構造図である。 そして、図9A(d)は、図9A(d)のY2-Y2’線に沿った断面構造図である。
[0096]
 第1実施形態では、図2Tに示したように、P +層38a、N +層38b、38cを形成した後に、W層43a、43b、P +層38a、N +層38b、38c側面を囲んで、平面視において等幅のSiO 2層46a、46b、46c、46d、46eを形成した。そして、図2Uにおいて説明したように、SiO 2層46a、46b、46c、46d、46eの側面を囲んでAlO層51を形成した。これに対して、本実施形態では、図9Aに示すように、W面を露出させたW層43a、43bの頂部と、Si面を露出させたSi柱6a、6b、6cの頂部と、の底部を囲み、第1実施形態と同じくSiN層35cを形成する。そして、W層43a、43bの頂部の側面と、Si柱6a、6b、6cの頂部の側面と、を囲み、平面視において等幅のSiO 2層111a、111b、111c、111d、111eを形成する。そして、SiO 2層111a、111b、111c、111d、111eの外周部にAlO層110を形成する。
[0097]
 次に、図9Bに示すように、平面視において、Si柱6b、6c上を覆ってSiN/SiO 2層113a、レジスト層114aを形成する。そして、SiO 2層111c、AlO層110、SiN/SiO 2層113a、レジスト層114aをマスクにして、Si柱6aの頂部をエッチングして、凹部115aを形成する。そして、レジスト層114aを除去する。
[0098]
 次に、図9Cに示すように、凹部115a底部のSI柱6a上にアクセプタ不純物を高濃度に含んだP +層(図示せず)を、その頂部がAlO層110の上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、CMP法によりP +層の頂部と、SiN/SiO 2層113aを除去して、上表面位置がAlO層110の上表面位置と同じくなるP +層116aを形成する。これにより、P +層116aがSi柱6aに対して自己整合で形成される。そして、平面視において、Si柱6b、6c上を覆ってSiN/SiO 2層113b、レジスト層114bを形成する。そして、SiO 2層111b、111c、AlO層110、SiN/SiO 2層113b、レジスト層114bをマスクにして、Si柱6b、6cの頂部をエッチングして、凹部115b、115cを形成する。そして、レジスト層114bを除去する。
[0099]
 次に、図9Dに示すように、凹部115b、115cの底部のSI柱6b、6c上にドナー不純物を高濃度に含んだN +層(図示せず)を、その頂部がAlO層110の上表面位置より高くなるまでエピタキシャル結晶成長させる。そして、CMP法によりN +層の頂部と、SiN/SiO 2層113bを除去して、上表面位置がAlO層110の上表面位置と同じくなるN +層116b、116cを形成する。これにより、N +層116b、116cがSi柱6b、6cに対して自己整合で形成される。そして、図2U~図2Zの工程を行うことにより、第1実施形態と同じく、高密度SRAMセル回路が形成される。
[0100]
 本実施形態のSGTを有する柱状半導体装置の製造方法によれば、次のような特徴が得られる。
 1. 第1実施形態では、エピタキシャル結晶成長によるP +層38a、N +層38b、38cを形成した後に、自己整合コンタクトホール50a~50eを形成するため、P +層38a、N +層38b、38cの側面と、W層43a、43bの頂部の側面と、を等幅で囲んだSiO 2層46a~46eを形成し、そしてSiO 2層46a~46eを囲んでAlO層51を形成した。これに対して、本実施形態では、エピタキシャル結晶成長によるP +層116a、N +層116b、116cを形成する前に、ドナー、又はアクセプタ不純物をドープしていないSi柱6a、6b、6cとW層43a、43bの頂部の側面を等幅で囲んだSiO 2層111a~111eを形成し、SiO 2層111a~111eを囲んだAlO層110と、を形成する。その後に、SiO 2層111a~111eをエッチングすることにより、自己整合コンタクトホール(図示せず)が形成される。このように、Si柱6a、6b、6cとW層43a、43bの頂部の側面を等幅で囲んだSiO 2層111a~111eは、凹部115a、115b、115cを形成するためのエッチングマスクの役割と、自己整合コンタクトホール形成の役割を行う。これにより、本実施形態の工程は、第1実施形態の工程より簡略にできる。
 2. 本実施形態では、P +層116a、N +層116b、116cと、自己整合コンタクトホール(図示せず)とが、第1実施形態におけるP +層38a、N +層38b、38cと、自己整合コンタクトホール50a~50eは、同じ形状に形成される。P +層38a、N +層38b、38cと、自己整合コンタクトホール50a~50e形成の後の製造方法に係る第2実施形態~第5実施形態と、P +層38a、N +層38b、38cと、自己整合コンタクトホール50a~50e形成の前の製造方法に係る第6実施形態と、第7実施形態には、本実施形態は直接適用することが出来る。これにより、第2実施形態~第7実施形態の回路形成工程の簡略化が図れる。
 3.本実施形態では、図9Aにおいて、Si柱6a、6b、6cの頂部上に、図2Lで示したSiO 2層5a、5b、5cを残存させた状態で、Si柱6a、6b、6cの頂部と、SiO 2層5a、5b、5cと、の側面を囲んで、SiO 2層111c,111d,111eとAlO層110を形成することができる。その後に、SiO 2層5a、5b、5cとSiO 2層111c,111d,111eとをエッチングして除去すると、第2実施形態と同じように、P +層116a、N +層116b、116cの頂部上面位置をAlO層110の上表面位置より低くすることができる。これによって、第2実施形態と同様に、さらにP +層116a、N +層116b、116cのダイオードPN接合抵抗を小さく出来て、SGT回路の低電圧駆動化と高速化が図れる。
[0101]
 なお、本発明に係る実施形態では、SGTを用いたSRAMセル回路を例として説明したが、SGTを用いた他の回路形成においても本発明を適用することができる。
[0102]
 また、第1実施形態~第5実施形態、第8実施形態では、Si柱6a、6b、6cのそれぞれに、2個のSGTを形成したが、1個、または3個以上を形成する回路形成においても、本発明を適用できる。また、第6実施形態、第7実施形態ではSi柱85に1個のSGTを形成した例を説明したが、2個以上のSGTを形成する場合においても、本発明を適用できる。
[0103]
 また、第1実施形態では、図2Uに示したように、AlO層51をエッチングマスクとして用い、Si柱6a、6b、6cの頂部、及びW層43a、43bの頂部を残存させつつ、コンタクトホール50a、50b、50c、50d、50eを形成したが、エッチングマスクの材料(第1実施形態ではAlO層51を使用)、半導体柱の材料(第1実施形態ではSi柱6a、6b、6cを使用)、及びコンタクトホールの形状を作るための他の被除去層の材料(第1実施形態ではSiO 2層46a、46b、46c、46d、46e、37、SiN層35cを使用)、及びエッチング法は、それぞれの目的が得られるものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
[0104]
 また、第1実施形態では、Si柱6a、6b、6c、W層40a、40bの外周部のSiO 2層35bの上にSiN層35cを形成した。SiN層35cに代えて、AlO層51とSi柱6a、6b、6c、W層43a、43bをマスクにして、SiO 2層46a、46b、46c、46d、46eをエッチングする場合の、エッチングストッパ層となる材料層であれば、他の材料層を用いてもよい。また、SiN層35cに代えて、TiN層18c、18d、18eの上端を酸化して、そこに絶縁層を形成してもよいし、また、TiN層18c、18d、18eの上端の一部をエッチングして、そこに絶縁層を埋め込んでもよい。少なくとも、SiO 2層46c、46d、46eの下に、SiO 2層46c、46d、46eのエッチングに対してエッチングストッパとなる材料層があれば、SiN層35cを省略できる。また、SiN層35c、SiO 2層46a、46b、46c、46d、46e、AlO層51の材料選択は、それぞれの目的を得るものであれば、任意である。このことは、本発明に係るその他の実施形態においても同様である。
[0105]
 また、第1実施形態では、Si柱6a、6b、6cの頂部の外周部に、SiN層35cは、その目的を得るものであれば、単層または複数層よりなる他の材料層であってもよい。また、第1実施形態で示した、Si柱6a、6b、6cの頂部の外周部の全面を覆ったSiN層35cに替えて、少なくとも導体層であるゲートTiN層18c、18d、18eの上端部を覆い、図2Uで示したSiO 2層46a~46eをエッチングによるコンタクトホール50a~50eの形成においてエッチングストッパになる単層または複数層の絶縁材料層であれば、よい。このことは、本発明に係るその他の実施形態においても同様である。
[0106]
 また、第1実施形態では、SiO 2層35bとSiN層35cを、別々に形成したが、例えば、垂直方向におけるSi柱6a、6b、6cの頂部のHfO層11b、11c、11d、TiN層18b、18c、18d、SiO 2層14b、14c、14dを除去した後に、SiO2層35bとSiN層35cを一体化したSiN層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
[0107]
 また、第1実施形態では、図2N~図2Qにて説明したように、最初にSi柱6a上に凹み38AAを形成し、その後に凹み部38AA内にエピタキシャル結晶成長法により。P +層38aを形成した。その後、Si柱6b、6c上に凹み38BB,38CCを形成し、その後に凹み部38BB、38CC内にエピタキシャル結晶成長法により。N +層38b、38cを形成した。これに対し、凹み部38AA、38BB、38CCを同時に形成して、その後に、例えばフロアブルCVD( Flowable Chemical Vapor Deposition )法により、凹み部38A、または凹み部38BB、38CCのどちらか一方をSiO 2層で埋めてから、P +層38aまたはN +層38b、38cを形成してもよい。フロアブルCVD―SiO 2層は通常のCVD-SiO 2層よりエッチング速度が大きいので、エピタキシャル結晶成長させる部分の凹部を容易に形成できる。このように、Si柱6a、6b、6cの頂部をエッチングして凹み部38AA,38BB、38CCを形成し、そして、Si柱6a、6b、6c上にP +層38a、N +層38b、38cを形成する方法は、他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。
[0108]
 また、第1実施形態では、P +層38a、N +層38b、38cの形成をエピタキシャル結晶成長法を用いて行った。P +層38a、N +層38b、38cの形成は、CVD法に限らず、例えば分子線堆積(Molecular beam deposition )、ALD法、液相エピタキシャル法などの他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同様である。
[0109]
 また、第1実施形態における、P +層38a、N +層38b、38cの底部の垂直方向における位置は、図2Qに示したように、ゲートHfO 2層の上端になるように形成した。このP +層38a、N +層38b、38cの底部の位置は、SGTの動作に不都合を生じさえなければ、ゲートHfO 2層の上端より上にあっても、下にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
[0110]
 また、第1実施形態において、図2NにおけるSiN層35cの形成前に、少なくともゲートTiN層18c、18d、18eの頂部上に絶縁層を形成して、P +層38a、N +層38b、38c、W層52c、52d、52eとゲートTiN層18c、18d、18eとの絶縁を更に確実にさせてもよい。この絶縁層は、ゲートTiN層18c、18d、18eの上端を酸化してもよい。または、ゲートTiN層18c、18d、18eの上端をエッチングして凹部を形成し、その凹部に絶縁層を埋め込んでもよい。このことは、本発明に係るその他の実施形態においても同様である。
[0111]
 また、第1実施形態では、図2Nに示すように、Si柱6a、6b、6cの外周部のSiO 2層35bの上にSiN層35cを形成する。そして、全体にSiO 2膜(図示せず)を被覆して、その後にCMP法により、上表面の位置がSi柱6a、6b、6cの頂部と一致する、表面が平坦なSiO 2層35dを形成する。そして、全体に下にSiN層、そして上にSiO 2層よりなるSiN/SiO 2層(図示せず)を被覆する。そして、リソグラフィ法とRIE法を用いて、レジスト層37aの下にSiN/SiO 2層35eを形成した。SiN/SiO 2層35eは、Si柱6aの頂部をエッチングして凹部38AAを形成するためのエッチングマスクである。このエッチングマスクの形成は、その目的が得られるものであれば、他の方法を用いても良い。例えば、垂直方向において、表面が平坦なSiO 2層35dの上表面位置を、Si柱6a、6b、6cの頂部より、高くなるように形成し、その後にレジスト層37aを形成し、レジスト層37aをマスクに、上表面位置がSi柱6a、6b、6cの頂部上面位置になるまで、SiO 2層35dをエッチングしても良い。このことは、本発明に係るその他の実施形態においても同様である。
[0112]
 また、第1実施形態における、P +層33a、N +層33b、33cの形成は、他の方法で形成してもよい。例えば、図2Aにおいて、SiO 2層3の上に、平面視においてアクセプタ不純物を含んだP +不純物領域と、ドナー不純物を含んだN +不純物領域をエピタキシャル成長法、またはイオン注入法により形成してもよい。また、これらP +不純物領域、N +不純物領域は、Siに替えて、例えばSiGeなどの他の半導体材料であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
[0113]
 また、第1実施形態では、図2Tに示したように、RIE法を用いて全体を覆ったCVD法で形成したSiO 2層(図示せず)をSiN層35c上表面までエッチングした。これにより、W層43a、43bの側面にSiO 2層46a、46bを残存させた。同時にP +層38a、N +層38b、38cの側面にSiO 2層46c、46d、46eを残存させた。全体を覆ったSiO 2層(図示せず)の形成は、CVD法に限らずALD法などの他の方法を用いても良い。また、SiO 2層46c、46d、46eの形成は、RIE法に限らず、P +層38a、N +層38b、38cの側面を囲んで等幅に形成できる方法であれば、例えばイオンミキシング法などの他の方法を用いても良い。
[0114]
 また、第1実施形態では、下部SGTのソースP +層8aa、N +層8bb、8ccを構成するSi柱6a、6b、6cの底部のソース不純物領域および互いに水平方向に繋がった配線導体層部分を、同じ材料層で形成したが、例えば配線導体層部をシリサイドまたは金属などの単層または複数層から構成されるほかの材料層で形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
[0115]
 また、第1実施形態では、平面視において下部配線導体層であるNiSi層28aaと、中間配線導体層であるNiSi層28bbと、上部配線導体層であるNiSi層36aとが重なって形成された領域にコンタクトホール40a、40bを形成した。この場合、NiSi層28aaは下部SGTのドレインN +層31bに繋がっており、NiSi層28bbは上部SGTのドレインN +層33bに接続され、NiSi層36aは上部SGTのゲートTiN層18dに接続されている。このように、SGTを用いた回路の設計に応じて、上部配線導体層、中間配線導体層、下部配線導体層に繋がる、SGTのソース不純物領域、ドレイン不純物領域、ゲート導体層との組み合わせは適宜変更可能である。このことは、本発明に係るその他の実施形態においても同様である。
[0116]
 また、第1実施形態では、SiO 2層41aにより側面が絶縁されたNiSi層28bbの側面形状が、平面視においてコンタクトホール40aの外周位置に一致していたが、NiSi層28bbの側面がコンタクトホール40aの外側に広がっていてもよい。これにより、NiSi層28aa、28bb間の容量を小さくすることが出来る。同様に、SiO 2層41bにより側面が絶縁されたNiSi層28aaの側面形状が、平面視においてコンタクトホール40bの外周位置に一致していたが、NiSi層28aaの側面がコンタクトホール40bの外側に広がっていてもよい。これにより、NiSi層28aaとTiN層18aとの間の容量を小さくすることが出来る。そして、これはSRAMセル回路以外の回路形成においても有効となる。このことは、本発明に係るその他の実施形態においても同様である。
[0117]
 また、第1実施形態では、コンタクトホール40a、40bは、最上層のSiO 2層35dからNiSi層28aa、TiN層18aの上表面まで形成されているが、コンタクトホール40a、40bのオーバエッチングにより、コンタクトホール40a、40bの底部は、NiSi層28aa、TiN層18aの内部まで形成されてもよいことは言うまでもない。このことは、本発明に係るその他の実施形態においても同様である。
[0118]
 また、第1実施形態では、Ni層21a、21bのNi原子によるP型ポリSi層22a、22b、N +型ポリSi層26a、26bのシリサイド化に伴ってNiSi層28a、28bを空間25a、25b、25c内へ突起させてSi柱6a、6b、6c側面に接続して、その後に熱処理によりドナー、そしてアクセプタ不純物を拡散させてSi柱6a、6b、6c内に、N +層31b、31c、32b、32c、P +層31a、33aを形成した。そして、同時にP型ポリSi層22a、22b、N +型ポリSi層26a、26bのシリサイド化により配線導体層であるNiSi層28aa、28bbの形成を行った。このN +層31b、31c、32b、32c、P +層31a、33a、および配線導体層であるNiSi層28aa、28bbの形成方法は、使用する材料層を変えることを含めて、他の方法を用いて実現させてもよい。また、TiN層18c、18d、18eに接続する配線導体層であるNiSi層36a、36bについても同様である。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
[0119]
 また、第1実施形態では、コンタクトホール40a、40bの側面に面した、上部配線導体層であるNiSi層36a、28bbの側面にSiO 2層41a、41bが形成されるが、RIEエッチングのオーバエッチングにより、NiSi層36a、28bbの側面からSiO 2層41a、41bを除去してもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
[0120]
 また、第1実施形態~第5実施形態ではでは、SiO 2層基板1上にSi柱6a、6b、6cを形成してSRAMセル回路を形成したが、SiO 2層基板1の代わりにSOI(Silicon on Insulator)基板、Si基板などの他の基板を用いてもよい。Si基板の場合、Si基板表層にSi柱6a、6b、6c底部のソースまたはドレインのN +層またはP +層に対応したウエル構造を儲けてもよい。また、第6実施形態ではウエル構造を用いて説明したが、SiO 2層基板、SOI基板を用いてもよい。
[0121]
 また、第1実施形態のSiO 2層46a、46b、46c、46d、46e、W層52a、52b、52c、52d、52e、第2実施形態のNiSi層62a、62b、62c、62d、62e、第3実施形態のSi層67a、67b、67c、67d、67eの各層は、Si柱6a、6b、6c、W層43a、43bのいずれかを平面視において円帯状に囲むように形成されているが、これらの形状は円帯状に限られるものではない。平面視における以上の構造の断面形状の外形は、それらに対応するSi柱6a、6b、6c、W層43a、43bの断面形状に依存した形状、例えば、相似形であってもよく、例えば、Si柱6a、6b、6c、W層43a、43bの断面形状が正方形であれば、正方形や長方形であってもよいし、Si柱6a、6b、6c、W層43a、43bの断面形状が楕円形であれば、楕円形、円形、長円形であってもよい。また、以上の構造の断面形状は平面視においてSi柱6a、6b、6c、W層43a、43bを囲む任意の形状であってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
[0122]
 また、第1実施形態では、Si柱6a、6b、6c側面表面とNiSi層28aa、28bbとの接続、Si柱6a、6b、6c内でのNiSi層30a、30b、30c、32a、32b、32cの形成、P +層31a、33a、N +層31b、31c、33b、33cの形成は、図2Kにおける熱処理によって行った。熱処理によるこれらの構造の形成は、第1実施形態で示したタイミングより遅らせることができ、SGTを製造する最終工程までに行われればよい。このことは、本発明に係るその他の実施形態においても同じである。
[0123]
 また、第1実施形態で説明した開口部19a、19b、19cの形成方法については、開口部19a、19b、19c形成に係る材料層、プロセス共に、他の方法を用いても良い。このことは、本発明に係るその他の実施形態においても同じである。
[0124]
 また、第1実施形態においては、P +層38a、N +層38b、38c、W層43a、43bを囲んでW層(バッファ金属層を含む)52a~52eを形成した。W層52a~52eに替えて単層、または複数層よりなる、他の金属、または合金層を用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
[0125]
 また、第2実施形態では、図3Cに示したように、SiO 2層46a~46eを除去した後に、W層(図示せず、薄いバッファ金属層を含む)を、上表面位置がAlO層71の上表面位置より高くなるまで全体に被覆した。このバッファ金属層とW層との2層金属層は、P +層38A、N +層38B、38Cの側面、及び頂部上に均一に被覆されていなくてもよい。例えば、P +層38A、N +層38B、38Cの側面にはバッファ金属層のみが形成されていてもよい。
[0126]
 また、第3実施形態において、W層76a、76b、76c、77a、77bを形成する前、全体に被覆したバッファ導体層であるTi層、TiN層を、CMP法により、上表面位置がAlO層71の上表面位置になるように研磨した。これに対して、被覆するTi層、TiN層のSi柱6a、6b、6c上の上表面位置が、AlO層71の上表面位置より低くなるように形成した後に、連続してW層を被覆する。そして、CMP法により、Ti層、TiN層、W層を、AlO層71の上表面位置まで研磨する。これにより、バッファ導体層74a、74b、74cとW層76a、76b、76cとの間にW層を形成することができる。この方法によっても、バッファ導体層74a、74b、74cとW層76a、76b、76cとの接触抵抗を小さく出来る。このことは、第4実施形態においても同じである。
[0127]
 また、第6、第7実施形態では、Si柱85の側面に接して、アプセプタ不純物を含んだP +層94、96を形成した。この場合、後の熱処理により、P +層94、96内のアクセプタ不純物がSi柱85表層に拡散される。この不純物拡散は、SGTの特性が損なわれないように制御されていれば問題ない。
[0128]
 また、第6、第7実施形態では、Si柱85の側面に接して、アプセプタ不純物を含んだP +層、96、96aを形成した。P +層96、96aに替えて、N +層を形成しても良い。また、基板上に複数の半導体柱を形成し、それぞれを異なる半導体母体からなるP +層96、96a、N +層を形成してもよい。
[0129]
 また、第6、第7実施形態では、Si柱85の底部にP +層105、96間に流れる電流がP層86にリークするのを防止するためのバリヤー層であるN層87を形成している。これに対し、バリヤー効果を得るものであれば、他の構造であってもよい。例えば、N層87の替わりに、SiO 2層を形成してもよい。この場合、このSiO 2層はP層86の内部、または平面視において、Si柱85の外周部のP層86表層まで繋がっていてもよい。また、N層、P層基板86に替えて、SOI基板を用いてもよい。
[0130]
 また、第6実施形態では、Si柱85の下部外周部のSiO 2層、TiN層、HfO 2層をエッチングして、開口部94と、HfO 2層91、TiN層92、SiO 2層93を形成した。そして、開口部94に面したTiN層92端に絶縁層95を形成した。この絶縁層95は、TiN層92とP +層96との電気的絶縁を行うための層である。この電気的絶縁は、他の構造を用いて、なされてもよい。例えば、開口部94形成の前に、Si柱85の外周を囲んで、例えば、SiO 2層とSiN層を層状に形成し、その後に、平面視において、Si柱85を等幅で囲むようにエッチングし、そして、SiO 2層をエッチングして、開口部94を形成してもよい。この場合、SiN層が、TiN層92aとP +層96との絶縁層になる。この場合、HfO 2層91、TiN層92、SiO 2層93はSiO 2層とSiN層を層状に形成した後に、Si柱85を囲んで形成する。または、他の方法を用いてもよい。このことは、第7実施形態においても同じである。
[0131]
 また、第8実施形態では、図9Aにおいて、Si柱6a、6b、6cの頂部上に、図2Lで示したSiO 2層5a、5b、5cを残存させた状態で、Si柱6a、6b、6cの頂部と、SiO 2層5a、5b、5cと、の側面を囲んで、SiO 2層111c,111d,111eとAlO層110を形成することができる。その後に、SiO 2層5a、5b、5cとSiO 2層111c,111d,111eとをエッチングして除去すると、第2実施形態と同じように、P +層116a、N +層116b、116cの頂部上面位置をAlO層110の上表面位置より低くすることができると示した。このことは、本発明に係るその他の実施形態においても適用できる。
[0132]
 また、第8実施形態は、第1実施形態と異なり、凹部115a、115b、115cを、SiO 2層111a、111b、111cと、AlO層110をマスクにして、Si柱6a、6b、6cの頂部をエッチングして形成した。このことは、本発明に係るその他の実施形態においても適用できる。
[0133]
 また、上記各実施形態では、半導体柱におけるチャネル、ソース、ドレインなどの半導体領域としてSi(シリコン)を用いた例について説明した。しかしこれに限られず、本発明の技術思想は、SiGeのようにSiを含んだ半導体材料、またはSi以外の半導体材料を用いた、SGTを有する半導体装置にも適用可能である。
[0134]
 また、第1実施形態では、ゲート導体層がTiN層18a、18b、18c、18dからなる形態とした。しかしこれに限られず、ゲート導体層は、他の金属材料から形成されていてもよい。また、ゲート導体層は、金属層と例えばポリSi層などから構成される多層構造を有していてもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
[0135]
 また、縦型NAND型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、1つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型NAND型フラッシュメモリ回路はSGT回路の1つである。従って、本発明はNAND型フラッシュメモリ回路に対しても適用することができる。
[0136]
 また、第1実施形態において、SGTのソース、ドレインは、同じ極性の不純物領域により形成されているが、互いに異なる導電性を有する不純物領域を有するトンネル効果SGTであってもよい。このことは、本発明に係るその他の実施形態においても同様に適用可能である。
[0137]
 本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
[0138]
 本願は、2016年12月28日に出願された国際出願PCT/JP2016/089129号に基づく優先権を主張するものである。この元となる特許出願の開示内容は参照により全体として本出願に含まれる。

産業上の利用可能性

[0139]
 本発明に係る、柱状半導体装置の製造方法によれば、高性能な柱状半導体装置が得られる。

符号の説明

[0140]
Pc1、Pc2 Pチャネル型SGT
Nc1、Nc2、Nc3、Nc4、SN1、SN2 Nチャネル型SGT
BLt ビット線端子
BLRt 反転ビット線端子
WLt ワード線端子
Vss グランド端子
Vdd 電源端子
C1、C2 回路領域
Gp1、Gp2、Gn1、Gn2、Gs1、Gs2 ゲート
1 SiO 2層基板
2、2a1、2a2、2a3、2b1、2b2、2b3、4、4a、4b、4c i層
Ns1、Ns2、Nd1、Nd2、Sd1、Sd2、NS1、ND、Ss1、SD1、SD2、Ss2、8b、8c、8bb、8cc、31b、31c、33b、33c、38b、38c、38B、38C  N +
8a、8aa、31a、33a、38a、38A、96、96a、105   P +
Ox1、Ox2、Ox3、3、3a、3b、3c、5、5a、5b、5c、7a、7b、7c、10、14、14a、14b、14c、14d、23a、23b、23aa、23bb、35b、35d、35e、35f、37、39b、41a、41b、46a、46b、46c、46d、46e、54、56、58、90、93、93a、101、103  SiO 2
SP1、SP2、SP3、6a、6b、6c、85 Si柱
11、11a、11b、11c、11d、91、91a HfO 2
12、12a、12b、18a、18b、18c、18d、18e、92、92a TiN層
15、35a、35c、39a、89、102 SiN層
51、71、103  AlO層
16、27、37a、37b、 レジスト層
20a、20b、20c、20d、20e、20f TiO層
21a、21b Ni層
22a、22b P型ポリSi層
26a、26b N +型ポリSi層
25a、25b、25c  空間 
19a、19b、19c、94 開口部
38AA、38BB、38CC  凹部
28a、28b、28aa、28bb、30a、30b、30c、32a、32b、32c、36a、36b、62a、67a、67b、67c、67d、67e NiSi層
40a、40b、50a、50b、50c、50d、50e、50aa、50bb、55a、55b、55c、55d、57、60a、60b、108a、108b コンタクトホール
43a、43b、52a、52b、52c、52d、52e、70a、72a、72b、72c、73a、73b、76a、76b、76c、77a、77b、78a、78b、78c、79a、79b、82a、82b、82c、82d、82e、98、100、106  W層
74a、74b、74c、75a、75b、81a、81b、81c、81d、81e  バッファ導体層
86  P層
87  N層
95  絶縁層
VDD 電源配線金属層
VSS グランド配線金属層
WL ワード線配線金属層
BL ビット線配線金属層
BLR 反転ビット線配線金属層
M1,M2、MG 配線金属層

請求の範囲

[請求項1]
 基板と、
 前記基板上に対して垂直方向に延在する第1の半導体柱を形成する工程と、
 前記第1の半導体柱の外周を囲む第1のゲート絶縁層を形成する工程と、
 前記第1のゲート絶縁層を囲む第1のゲート導体層を形成する工程と、
 垂直方向において、前記第1のゲート絶縁層の下端に、その上端位置がある、前記第1の半導体柱の内部、又はその側面に接した第1の不純物領域を形成する工程と、
 前記垂直方向において前記第1のゲート導体層の上端以上で、且つ前記第1の半導体柱の頂部以下の高さに上面位置を有する第1の絶縁層を形成する工程と、
  前記第1の絶縁層の上表面より上で露出している前記第1の半導体柱の上部の側面を囲んで第1の材料層を形成する工程と、
 前記第1の材料層をマスクに前記第1の半導体柱の頂部をエッチングして、凹部を形成する工程と、
 前記凹部に、ドナーまたはアクセプタ不純物を含む第2の不純物領域をエピタキシャル結晶成長させて形成する工程と、
 前記第1の材料層を除去する工程と、
 前記第1の絶縁層より上部の前記第2の不純物領域の側面を、平面視において等幅で囲んだ第2の材料層を形成する工程と、
 前記第2の材料層の外周部に第3の材料層を形成する工程と、
 前記第3の材料層と、前記第2の不純物領域と、をエッチングマスクにして、前記第2の材料層をエッチングして前記第1の絶縁層を底部にした第1のコンタクトホールを形成する工程と、
 前記第1のコンタクトホールに単層又は、複数層よりなる導電性を有する第1の導体材料層を埋め込む工程と、を備える、
 ことを特徴とする柱状半導体装置の製造方法。
[請求項2]
 前記第2の不純物領域の上表面位置を前記第2の材料層の上表面位置より低く形成する工程と、
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第2の導体材料層を形成する工程と、を備える、
 ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
[請求項3]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、前記第3の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第3の導体材料層を形成する工程と、
 前記第3の導体材料層の上表面位置が、前記第2の材料層の上表面位置になるように研磨する工程と、
 前記第3の導体材料層に接続して、第1の配線導体層を形成する工程と、を備える、
 ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
[請求項4]
 前記第2の導体材料層上に、選択成長により、第4の導体材料層を形成する工程、を備える、
 ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。
[請求項5]
 前記第2の導体材料層を選択成長により形成する工程、を備える、
 ことを特徴とする請求項2に記載の柱状半導体装置の製造方法。
[請求項6]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、上表面位置が前記第3の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第5の導体材料層を形成する工程と、
 前記第5の導体材料層上に、第2の配線導体層を形成する工程と、を備える、
 ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
[請求項7]
 前記第1のゲート導体層を囲んだ第2の絶縁層を形成する工程と、
 前記第1の半導体柱の下方に、前記第2の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
 前記開口部を形成する前、または後に、前記開口部に面して、少なくとも前記ゲート導体層の端面を覆った第3の絶縁層を形成する工程と、
前記開口部の前記第1の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ前記第1の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
 ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
[請求項8]
 平面視において、前記第1の不純物領域の外周が、前記第2の絶縁層の外周より外側になるように、前記第1の不純物領域を形成する工程を、さらに備える、
 ことを特徴とする請求項7に記載の柱状半導体装置の製造方法。
[請求項9]
 前記第1の不純物領域と、前記第2の不純物領域と、の一方または両方が、前記第1の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
 ことを特徴とする請求項7に記載の柱状半導体装置の製造方法。
[請求項10]
 前記基板上に前記第1の半導体柱に隣接して立つ第2の半導体柱と、前記第2の半導体柱の外周を囲む第2のゲート絶縁層と、前記第2のゲート絶縁層を囲む第2のゲート導体層と、
 前記第2の半導体柱上に前記第2の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第3の不純物領域を形成する工程と、
前記第1の半導体柱の下方にあり、且つ前記第1の半導体柱内または、側面に繋がった第4の不純物領域、を形成する工程と、
 前記第2の半導体柱の下方にあり、且つ前記第2の半導体柱内または、側面に繋がった第5の不純物領域、を形成する工程と、
 前記第1のゲート導体層、前記第2のゲート導体層、前記第1の不純物領域、前記第3の不純物領域、前記第4の不純物領域、及び前記第5の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第2の配線導体層、第3の配線導体層、及び第4の配線導体層を含む積層構造体を提供する工程と、
 前記第3の材料層の上表面から前記第4の配線導体層の上表面又は内部までつづき、前記第2の配線導体層及び前記第3の配線導体層を貫通する第2のコンタクトホールを形成する工程と、
 前記第2のコンタクトホールに露出した前記第3の配線導体層の側面に第1の管状絶縁層を形成する工程と、
 前記第2のコンタクトホールを充満して導電性を有する第6の導体材料層を形成する工程と、
 前記第6の導体材料層の上部の側面を露出させる工程と、
 前記第2の材料層を形成する工程は、前記第6の導体材料層の側面を囲んで第4の材料層を形成する工程を含み、
 前記第3の材料層を形成する工程は、前記第4の材料層を囲んで第5の材料層を形成する工程を含み、そして、
 前記第5の材料層をエッチングマスクにして、前記第4の材料層をエッチングして、前記第2の導体材料層上面に繋がる第3のコンタクトホールを形成する工程と、
 前記第3のコンタクトホールに導電性を有する第7の導体材料層を形成す工程と、をさらに備える、
 ことを特徴とする請求項1に記載の柱状半導体装置の製造方法。
[請求項11]
 平面視において、前記第1のコンタクトホール、前記第2のコンタクトホール、前記第3のコンタクトホールの場所以外にあり、前記第1のゲート導体層、前記第2ゲート導体層、前記第4の不純物領域、前記第5の不純物領域のいずれかに接続され水平方向に延在する第5の配線導体層に繋がり、且つ前記第3の材料層の表面より下方に延びる第4のコンタクトホールを形成する工程と、
 第8の導体材料層を前記第4のコンタクトホールに充満する工程と、
 をさらに備える、
 ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。
[請求項12]
 平面視において、前記第2のコンタクトホールに面した前記第3の配線導体層の側面が、前記第2の配線導体層の側面より、外側になるように形成される、
 ことを特徴とする請求項10に記載の柱状半導体装置の製造方法。
[請求項13]
 基板上に対して垂直方向に延在する第1の半導体柱を形成する工程と、
 前記第1の半導体柱の外周を囲む第1のゲート絶縁層を形成する工程と、
 前記第1のゲート絶縁層を囲む第1のゲート導体層を形成する工程と、
 前記基板に対する垂直方向において、前記第1のゲート絶縁層の下端に、その上端位置がある、前記第1の半導体柱の内部、又はその側面に接した第1の不純物領域を形成する工程と、
 前記垂直方向において前記第1のゲート導体層の上端以上で、且つ前記第1の半導体柱の頂部以下の高さに上面位置を有する第1の絶縁層を形成する工程と、
 前記第1の絶縁層の上表面より上で露出している前記第1の半導体柱の上部の側面を平面視において等幅に囲んで第1の材料層を形成する工程と、
 前記第1の材料層を囲んで第2の材料層を形成する工程と、
 前記第1の材料層と、前記第2の材料層と、をマスクに前記半導体柱の頂部をエッチングして、凹部を形成する工程と、
 前記凹部に、ドナーまたはアクセプタ不純物を含む第2の不純物領域をエピタキシャル結晶成長させて形成する工程と、
 前記第1の材料層をエッチングして、前記第2の材料層と、前記第2の不純物領域の間にあり、且つ前記第1の絶縁層を底部にした第1のコンタクトホールを形成する工程と、
 前記第1のコンタクトホールに単層又は、複数層よりなる導電性を有する第1の導体材料層を埋め込む工程と、を備える、
 ことを特徴とする柱状半導体装置の製造方法。
[請求項14]
 前記第2の不純物領域の上表面位置を前記第1の材料層の上表面位置より低く形成する工程と、
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面とを覆って、単層又は、複数層よりなる導電性を有する第2の導体材料層を形成する工程と、を備える、
 ことを特徴とする請求項13に記載の柱状半導体装置の製造方法。
[請求項15]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、前記第2の材料層の上表面を覆って、単層又は、複数層よりなる導電性を有する第3の導体材料層を形成する工程と、
 前記第3の導体材料層の上表面位置が、前記第2の材料層の上表面位置になるように研磨する工程と、
 前記第3の導体材料層に接続して、第1の配線導体層を形成する工程と、を備える、
 ことを特徴とする請求項13に記載の柱状半導体装置の製造方法。
[請求項16]
 前記第2の導体材料層上に、選択成長により、第4の導体材料層を形成する工程、を備える、
 ことを特徴とする請求項14に記載の柱状半導体装置の製造方法。
[請求項17]
 前記第2の導体材料層を選択成長により形成する工程、を備える、
 ことを特徴とする請求項14に記載の柱状半導体装置の製造方法。
[請求項18]
 前記第1のコンタクトホールを埋めて、前記第2の不純物領域との側面と、上表面と、上表面位置が前記第2の材料層の上表面より高い、単層又は、複数層よりなる導電性を有する第5の導体材料層を形成する工程と、
 前記第5の導体材料層上に、第2の配線導体層を形成する工程と、を備える、
 ことを特徴とする請求項13に記載の柱状半導体装置の製造方法。
[請求項19]
 前記第1のゲート導体層を囲んだ第2の絶縁層を形成する工程と、
 前記第1の半導体柱の下方に、前記第2の絶縁層と、前記ゲート導体層と、前記ゲート絶縁層と、を貫通した開口部を形成する工程と、
 前記開口部を形成する前、または後に、少なくとも前記ゲート導体層の端面を覆った第3の絶縁層を形成する工程と、
前記開口部の前記第1の半導体柱の側面に接して、水平方向に伸延するドナー、またはアクセプタ不純物を含んだ第1の不純物領域を選択エピタキシャル結晶成長により形成する工程を、を備える、
 ことを特徴とする請求項13に記載の柱状半導体装置の製造方法。
[請求項20]
 平面視において、前記第1の不純物領域の外周が、前記第2の絶縁層の外周より外側になるように、前記第1の不純物領域を形成する工程を、さらに備える、
 ことを特徴とする請求項19に記載の柱状半導体装置の製造方法。
[請求項21]
 前記第1の不純物領域と、前記第2の不純物領域と、の一方または両方が、前記第1の半導体柱を構成している半導体母体と異なる半導体母体から形成されている、
 ことを特徴とする請求項19に記載の柱状半導体装置の製造方法。
[請求項22]
 前記基板上に前記第1の半導体柱に隣接して立つ第2の半導体柱と、前記第2の半導体柱の外周を囲む第2のゲート絶縁層と、前記第2のゲート絶縁層を囲む第2のゲート導体層と、
 前記第2の半導体柱上に前記第2の不純物領域と同じ工程を用いて、ドナーまたはアクセプタ不純物を含み、エピタキシャル結晶成長させて第3の不純物領域を形成する工程と、
前記第1の半導体柱の下方にあり、且つ前記第1の半導体柱内または、側面に繋がった第4の不純物領域、を形成する工程と、
 前記第2の半導体柱の下方にあり、且つ前記第2の半導体柱内または、側面に繋がった第5の不純物領域、を形成する工程と、
 前記第1のゲート導体層、前記第2のゲート導体層、前記第2の不純物領域、前記第3の不純物領域、前記第4の不純物領域、及び前記第5の不純物領域から選ばれる異なる部位にそれぞれ接続され、前記基板に水平に延在し、平面視において互いに少なくとも部分的に重なり、且つ上から下にこの順番で存在する第2の配線導体層、第3の配線導体層、及び第4の配線導体層を含む積層構造体を提供する工程と、
 前記第2の材料層の上表面から前記第4の配線導体層の上表面又は内部までつづき、前記第2の配線導体層及び前記第3の配線導体層を貫通する第2のコンタクトホールを形成する工程と、
 前記第2のコンタクトホールに露出した前記第3の配線導体層の側面に第1の管状絶縁層を形成する工程と、
 前記第2のコンタクトホールを充満して導電性を有する第6の導体材料層を形成する工程と、
 前記第6の導体材料層の上部の側面を露出させる工程と、
 前記第1の材料層を形成する工程は、前記第6の導体材料層の側面を囲んで第3の材料層を形成する工程を含み、
 前記第2の材料層を形成する工程は、前記第3の材料層を囲んで第4の材料層を形成する工程を含み、そして、
 前記第4の材料層をエッチングマスクにして、前記第3の材料層をエッチングして、前記第2の配線導体層と前記第6の導体材料層の上面に繋がる第3のコンタクトホールを形成する工程と、
 前記第3のコンタクトホールに導電性を有する第7の導体材料層を形成す工程と、をさらに備える、
 ことを特徴とする請求項13に記載の柱状半導体装置の製造方法。
[請求項23]
 平面視において、前記第1のコンタクトホール、前記第2のコンタクトホール、前記第3のコンタクトホールの場所以外にあり、前記第1のゲート導体層、前記第2ゲート導体層、前記第4の不純物領域、前記第5の不純物領域のいずれかに接続され水平方向に延在する第5の配線導体層に繋がり、且つ前記第2の材料層の表面より下方に延びる第4のコンタクトホールを形成する工程と、
 第8の導体材料層を前記第4のコンタクトホールに充満する工程と、
 をさらに備える、
 ことを特徴とする請求項22に記載の柱状半導体装置の製造方法。
[請求項24]
 平面視において、前記第2のコンタクトホールに面した前記第3の配線導体層の側面が、前記第2の配線導体層の側面より、外側になるように形成される、
 ことを特徴とする請求項22に記載の柱状半導体装置の製造方法。

図面

[ 図 1A]

[ 図 1B]

[ 図 2A]

[ 図 2B]

[ 図 2C]

[ 図 2D]

[ 図 2E]

[ 図 2F]

[ 図 2G]

[ 図 2H]

[ 図 2I]

[ 図 2J]

[ 図 2K]

[ 図 2L]

[ 図 2M]

[ 図 2N]

[ 図 2O]

[ 図 2P]

[ 図 2Q]

[ 図 2R]

[ 図 2S]

[ 図 2T]

[ 図 2U]

[ 図 2V]

[ 図 2W]

[ 図 2X]

[ 図 2Y]

[ 図 2Z]

[ 図 3A]

[ 図 3B]

[ 図 3C]

[ 図 4A]

[ 図 4B]

[ 図 5]

[ 図 6]

[ 図 7A]

[ 図 7B]

[ 図 8]

[ 図 9A]

[ 図 9B]

[ 図 9C]

[ 図 9D]

[ 図 10]