Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2018/123422 International Application No.: PCT/JP2017/043003
Publication Date: 05.07.2018 International Filing Date: 30.11.2017
H01C 7/00 (2006.01)
Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
ローム株式会社 ROHM CO., LTD. [JP/JP]; 京都府京都市右京区西院溝崎町21番地 21, Saiin Mizosaki-cho, Ukyo-ku, Kyoto-shi, Kyoto 6158585, JP
米田 将記 YONEDA Masaki; JP
篠浦 高徳 SHINOURA Takanori; JP
吉田 稔 YOSHIDA Minoru; JP
臼井 尚 USUI Takashi; JP
Priority Data:
(JA) チップ抵抗器およびその製造方法
(EN) According to an aspect of the present disclosure, a chip resistor is provided. The chip resistor is provided with a substrate, two top surface electrodes, a resistor element, a stress relaxation layer, a metal thin film layer, two side surface electrodes, and a plating layer. The substrate has an installation surface and a mounting surface that face toward mutually opposite sides in the thickness direction. The two top surface electrodes are respectively placed at first and second ends of the installation surface of the substrate. The resistor element is installed between the two top surface electrodes on the installation surface of the substrate, and energizes the two top surface electrodes. The stress relaxation layer is flexible and is formed on the mounting surface of the substrate. The metal thin film layer is formed on the surface that faces the opposite side from the surface of the substrate that lies facing the mounting surface on the stress relaxation layer. The metal thin film layer has two electrically conductive regions separated in the lengthwise direction of the substrate. The two side surface electrodes make the two top surface electrodes and the two electrically conductive regions of the metal thin film layer mutually conductive. The plating layer covers the side surface electrodes and the metal thin film layer.
(FR) Selon un aspect, la présente invention concerne une résistance pavé. La résistance pavé comprend un substrat, deux électrodes de surface supérieure, un élément de résistance, une couche de relaxation de contrainte, une couche de film mince métallique, deux électrodes de surface latérale et une couche de placage. Le substrat a une surface d'installation et une surface de montage qui font face à des côtés mutuellement opposés dans la direction de l'épaisseur. Les deux électrodes de surface supérieure sont respectivement placées à des première et seconde extrémités de la surface d'installation du substrat. L'élément de résistance est installé entre les deux électrodes de surface supérieure sur la surface d'installation du substrat, et alimente les deux électrodes de surface supérieure. La couche de relaxation de contrainte est souple et est formée sur la surface de montage du substrat. La couche de film mince métallique est formée sur la surface qui fait face au côté opposé à la surface du substrat qui se trouve en face de la surface de montage sur la couche de relaxation de contrainte. La couche de film mince métallique a deux régions électroconductrices séparées dans la direction longitudinale du substrat. Les deux électrodes de surface latérale rendent les deux électrodes de surface supérieure et les deux régions électroconductrices de la couche de film mince métallique mutuellement conductrices. La couche de placage recouvre les électrodes de surface latérale et la couche de film mince métallique.
(JA) 本開示の一側面によると、チップ抵抗器が提供される。前記チップ抵抗器は、基板と、2つの上面電極と、抵抗体と、応力緩和層と、金属薄膜層と、2つの側面電極と、めっき層と、を備える。前記基板は、厚さ方向において互いに反対側を向く搭載面および実装面を有する。前記2つの上面電極は、前記基板の前記搭載面の第1および第2端にそれぞれ配置されている。抵抗体は、前記基板の前記搭載面において2つの前記上面電極の間に搭載され、かつ2つの前記上面電極に導通する。前記応力緩和層は、前記基板の前記実装面に形成された可とう性を有する。前記金属薄膜層は、前記応力緩和層において、前記基板の前記実装面に対向する面とは反対側を向く面に形成されている。前記金属薄膜層は、前記基板の長手方向に離間した2つの導電領域を有する。前記2つの側面電極は、2つの前記上面電極と前記金属薄膜層の2つの前記導電領域とを相互に導通させる。前記めっき層は、前記側面電極および前記金属薄膜層を覆う。
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)