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1. (WO2018120612) DATA SAMPLING METHOD, CHIP AND COMPUTER STORAGE MEDIUM
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Pub. No.: WO/2018/120612 International Application No.: PCT/CN2017/085606
Publication Date: 05.07.2018 International Filing Date: 24.05.2017
IPC:
G06F 13/42 (2006.01)
Applicants: SANECHIPS TECHNOLOGY CO., LTD.[CN/CN]; ZTE Industrial Park, Liuxian Avenue, Xili Street, Nanshan District Shenzhen, Guangdong 518055, CN
Inventors: ZHANG, Yaguo; CN
Agent: CHINA PAT INTELLECTUAL PROPERTY OFFICE; 2nd Floor, Zhongguancun Intellectual Property Building Block B, No. 21 Haidian South Road, Haidian Beijing 100080, CN
Priority Data:
201611239614.028.12.2016CN
Title (EN) DATA SAMPLING METHOD, CHIP AND COMPUTER STORAGE MEDIUM
(FR) PROCÉDÉ D'ECHANTILLONNAGE DE DONNÉES, PUCE ET SUPPORT D'INFORMATION INFORMATIQUE
(ZH) 一种数据采样方法、芯片和计算机存储介质
Abstract: front page image
(EN) A chip, comprising a controller (10) and an SPI (11) connected to the controller, wherein the controller comprises: a clock generation module (100), an input/output module (101), a configuration acquisition module (102), a clock delay module (103), and a sampling module (104); the clock generation module (100) acquires a current clock signal, generates an output clock signal according to the current clock signal, and outputs the output clock signal to the input/output module (101); the input/output module (101) outputs the output clock signal from the SPI (11) to an SPI Flash, and outputs the output clock signal to the clock delay module (103); the configuration acquisition module (102) acquires a configuration parameter and a delay enable signal, and outputs the configuration parameter and the delay enable signal to the clock delay module (103); the clock delay module (103) generates a sampling clock signal according to the delay enable signal, the output clock signal and the configuration parameter, and outputs the sampling clock signal to the sampling module (104); and the sampling module (104) receives SPI data by means of the SPI (11) and samples the SPI data by means of the sampling clock signal.
(FR) L'invention concerne une puce, comprenant un dispositif de commande (10) et un SPI (11) connecté au dispositif de commande, le dispositif de commande comprenant : un module de génération d'horloge (100), un module d'entrée/sortie (101), un module d'acquisition de configuration (102), un module de retard d'horloge (103), et un module d'échantillonnage (104); le module de génération d'horloge (100) acquiert un signal d'horloge courant, génère un signal d'horloge de sortie en fonction du signal d'horloge courant, et délivre le signal d'horloge de sortie au module d'entrée/sortie (101); le module d'entrée/sortie (101) délivre le signal d'horloge de sortie à partir du SPI (11) à un Flash SPI, et délivre le signal d'horloge de sortie au module de retard d'horloge (103); le module d'acquisition de configuration (102) acquiert un paramètre de configuration et un signal d'activation de retard, et délivre le paramètre de configuration et le signal d'activation de retard au module de retard d'horloge (103); le module de retard d'horloge (103) génère un signal d'horloge d'échantillonnage en fonction du signal d'activation de retard, du signal d'horloge de sortie et du paramètre de configuration, et délivre le signal d'horloge d'échantillonnage au module d'échantillonnage (104); et le module d'échantillonnage (104) reçoit des données SPI au moyen du SPI (11) et échantillonne les données SPI au moyen du signal d'horloge d'échantillonnage.
(ZH) 一种芯片,包括控制器(10)、与控制器连接的SPI(11),控制器包括:时钟产生模块(100)、输入输出模块(101)、配置获取模块(102)、时钟延时模块(103)和采样模块(104)。时钟产生模块(100)获取当前时钟信号,根据当前时钟信号生成输出时钟信号,输出输出时钟信号至输入输出模块(101);输入输出模块(101)将输出时钟信号由SPI(11)输出至SPI Flash,将输出时钟信号输出至时钟延时模块(103);配置获取模块(102)获取配置参数和延时使能信号,将配置参数和延时使能信号输出至时钟延时模块(103);时钟延时模块(103)根据延时使能信号、输出时钟信号和配置参数,生成采样时钟信号,将采样时钟信号输出至采样模块(104);采样模块(104)由SPI(11)接收SPI数据,由采样时钟信号对SPI数据进行采样。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)