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1. (WO2018107034) GATE DRIVE CIRCUIT AND METHOD OF OPERATING THE SAME
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Pub. No.:    WO/2018/107034    International Application No.:    PCT/US2017/065321
Publication Date: 14.06.2018 International Filing Date: 08.12.2017
IPC:
H03F 1/02 (2006.01), H03F 3/195 (2006.01), H03F 3/213 (2006.01), H03K 3/017 (2006.01), H03K 3/80 (2006.01), H03K 5/08 (2006.01), H03K 17/567 (2006.01), H01L 29/20 (2006.01), H01L 29/778 (2006.01)
Applicants: ADVANCED ENERGY INDUSTRIES, INC. [US/US]; 1625 Sharp Point Drive Fort Collins, Colorado 80525 (US)
Inventors: VAN ZYL, Gideon Johannes Jacobus; (US)
Agent: DURBIN, Gregory P.; (US).
JOHNSON, Samuel Wade; (US).
ELLIOTT, Taryn A.; (US).
DONAHOE, Derek D.; (US).
VINNOLA, Milan M.; (US).
WORRALL, Timothy A.; (US).
PRANCKUN, Joshua J.; (US)
Priority Data:
15/374,242 09.12.2016 US
Title (EN) GATE DRIVE CIRCUIT AND METHOD OF OPERATING THE SAME
(FR) CIRCUIT D'ATTAQUE DE GRILLE ET SON PROCÉDÉ DE FONCTIONNEMENT
Abstract: front page image
(EN)A gate drive circuit includes a lower limit clamping circuit, an upper limit clamping circuit, and an averaging circuit. The lower limit clamping circuit clamps the input node of a transistor at a minimum voltage with respect to the common node of the transistor, while the upper limit clamping circuit clamps the input node of the transistor at a maximum voltage with respect to the common node of the transistor and the averaging circuit sets the average voltage of the input node with respect to the common node over a specified period of time. The transistor including a common node, an output node and an input node receives the input signal. Controlling the upper limit, lower limit and average value in conjunction with fast transitions between the lower and upper limits controls the duty cycle of the input signal.
(FR)La présente invention concerne un circuit d'attaque de grille, comprenant un circuit de calage de limite inférieure, un circuit de calage de limite supérieure et un circuit d'établissement de moyenne. Le circuit de calage de limite inférieure cale le nœud d'entrée d'un transistor à une tension minimale par rapport au nœud commun du transistor, tandis que le circuit de calage de limite supérieure cale le nœud d'entrée du transistor à une tension maximale par rapport au nœud commun du transistor, et le circuit d'établissement de moyenne règle la tension moyenne du nœud d'entrée par rapport au nœud commun sur une période de temps spécifiée. Le transistor comprend un nœud commun, un nœud de sortie, et un nœud d'entrée qui reçoit le signal d'entrée. Par commande de la limite supérieure, de la limite inférieure et de la valeur moyenne conjointement avec des transitions rapides entre les limites inférieure et supérieure, une commande du rapport cyclique du signal d'entrée est réalisée.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)