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1. (WO2018106778) HITLESS RE-ARRANGEMENTS IN COUPLED DIGITAL PHASE-LOCKED LOOPS
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Pub. No.: WO/2018/106778 International Application No.: PCT/US2017/064858
Publication Date: 14.06.2018 International Filing Date: 06.12.2017
IPC:
H03L 7/07 (2006.01) ,H03L 7/08 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
L
AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7
Automatic control of frequency or phase; Synchronisation
06
using a reference signal applied to a frequency- or phase-locked loop
07
using several loops, e.g. for redundant clock signal generation
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
L
AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
7
Automatic control of frequency or phase; Synchronisation
06
using a reference signal applied to a frequency- or phase-locked loop
08
Details of the phase-locked loop
Applicants:
INTEGRATED DEVICE TECHNOLOGY, INC. [US/US]; 6024 Silver Creek Valley Road San Jose, California 95138, US
Inventors:
SPIJKER, Menno; CA
Agent:
MAIORANA, Christopher; US
Priority Data:
62/431,19107.12.2016US
Title (EN) HITLESS RE-ARRANGEMENTS IN COUPLED DIGITAL PHASE-LOCKED LOOPS
(FR) RÉAGENCEMENTS SANS À-COUPS DE BOUCLES À VERROUILLAGE DE PHASE NUMÉRIQUES COUPLÉES
Abstract:
(EN) An apparatus comprising an accumulator circuit and an offset register. The accumulator circuit may be configured to (a) receive a plurality of frequency offset values from a plurality of sourcing DPLLs and (b) generate a current combined offset value in response to a sum of the frequency offset values. The offset register may be configured to (a) store an offset value corresponding to the current combined offset value in a first mode and (b) store an offset value corresponding to an updated offset value in a second mode. The updated offset value may comprise a difference between the offset value stored in the offset register and the current combined offset value. The offset value may be presented to a receiving DPLL during a re-arrangement of the sourcing DPLLs. Presenting the offset value may reduce a phase transient caused by the re-arrangement.
(FR) L'invention concerne un appareil comprenant un circuit d'accumulateur et un registre de décalage. Le circuit d'accumulateur peut être conçu pour (a) recevoir une pluralité de valeurs de décalage de fréquence provenant d'une pluralité de DPLL d'externalisation et pour (b) générer une valeur de décalage combinée courante en réponse à une somme des valeurs de décalage de fréquence. Le registre de décalage peut être configuré pour (a) mémoriser une valeur de décalage correspondant à la valeur de décalage combinée courante dans un premier mode et pour (b) mémoriser une valeur de décalage correspondant à une valeur de décalage mise à jour dans un second mode. La valeur de décalage mise à jour peut comprendre une différence entre la valeur de décalage mémorisée dans le registre de décalage et la valeur de décalage combinée courante. La valeur de décalage peut être présentée à une DPLL de réception pendant un réagencement des DPLL d'externalisation. La présentation de la valeur de décalage permet de réduire une transitoire de phase provoquée par le réagencement.
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Publication Language: English (EN)
Filing Language: English (EN)