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1. (WO2018105310) SEMICONDUCTOR DEVICE
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Pub. No.:    WO/2018/105310    International Application No.:    PCT/JP2017/040515
Publication Date: 14.06.2018 International Filing Date: 10.11.2017
IPC:
H01L 29/06 (2006.01), H01L 21/3205 (2006.01), H01L 21/768 (2006.01), H01L 23/522 (2006.01), H01L 29/41 (2006.01), H01L 29/78 (2006.01)
Applicants: DENSO CORPORATION [JP/JP]; 1-1, Showa-cho, Kariya-city Aichi 4488661 (JP)
Inventors: MIZUKAMI Taku; (JP)
Agent: JIN Shunji; (JP)
Priority Data:
2016-238624 08.12.2016 JP
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMICONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN)This semiconductor device is provided with: a semiconductor substrate (30); a plurality of guard rings (10) annularly formed on the surface of one face (30a) of the semiconductor substrate and having mutually different potentials; a plurality of first electrode layers (11) formed along the guard rings, corresponding to the guard rings, and electrically connected to the guard rings; and a second electrode layer (12) laminated via an insulating layer (41) on the first electrode layers and electrically connected to the first electrode layers through a relay layer (13) penetrating the insulating layer. The second electrode layer overlaps, in the lamination direction, with at least a portion of at least two of the first electrode layers having different potentials.
(FR)L'invention concerne un dispositif à semiconducteur comprenant : un substrat semiconducteur (30); une pluralité d'anneaux de garde (10) formés de manière annulaire sur la surface d'une face (30a) du substrat semiconducteur et ayant des potentiels mutuellement différents; une pluralité de premières couches d'électrode (11) formées le long des anneaux de garde, correspondant aux anneaux de garde, et électriquement connectées aux anneaux de garde; et une seconde couche d'électrode (12) stratifiée par l'intermédiaire d'une couche isolante (41) sur les premières couches d'électrode et électriquement connectée aux premières couches d'électrode par l'intermédiaire d'une couche de relais (13) pénétrant dans la couche isolante. La seconde couche d'électrode chevauche, dans la direction de stratification, au moins une partie d'au moins deux des premières couches d'électrode ayant des potentiels différents.
(JA)半導体装置は、半導体基板(30)と、前記半導体基板の一面(30a)の表層において環状に形成され、互いに異なる電位となる複数のガードリング(10)と、それぞれの前記ガードリングに対応して前記ガードリングに沿って形成され、前記ガードリングと電気的に接続された複数の第1電極層(11)と、前記第1電極層に絶縁層(41)を介して積層され、前記絶縁層を貫通する中継層(13)により前記第1電極層と電気的に接続された第2電極層(12)と、を備える。前記第2電極層は、積層方向において、電位の異なる少なくとも2つの前記第1電極層の少なくとも一部とオーバーラップする。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)