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1. (WO2018101468) ELECTRONIC COMPONENT AND METHOD FOR MANUFACTURING ELECTRONIC COMPONENT
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明 細 書

発明の名称 電子部品及び電子部品製造方法

技術分野

0001  

背景技術

0002   0003   0004   0005   0006  

発明の開示

0007   0008   0009   0010   0011   0012   0013   0014   0015  

図面の簡単な説明

0016  

発明を実施するための最良の形態

0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065  

実施例

0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079  

産業上の利用可能性

0080  

請求の範囲

1   2   3   4   5  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19  

明 細 書

発明の名称 : 電子部品及び電子部品製造方法

技術分野

[0001]
 本発明は、電子部品及び電子部品製造方法に係り、特にショートがおきにくい信頼性の高い構造のキャパシタを内蔵するものに関する。

背景技術

[0002]
 近年、電子機器の高機能化及び小型化に伴って、半導体装置を構成する配線基板の高密度化の要求が高まっている。そこで、回路配線の微細化、抵抗、キャパシタ、インダクタ等の受動部品の小型化が求められている。しかしながら更なる小型化要求も有り、これら小型受動部品の小型化と基板表面への高密度実装のみでは限界がある。そこでこのような問題を解決すべく、実装基板に受動部品を内蔵化する技術が提案されている(例えば、特開平10-320622号公報参照。)。
[0003]
 すなわち、受動部品を印刷や真空成膜法で形成することで多層基板内に内蔵させ、小型化を可能としている。さらに多層基板内に形成することによって配線長を短くすることが可能となるので、高周波ノイズを軽減することが可能となるという長所もある。
[0004]
 基板の材料として、ガラスエポキシ樹脂に代表される有機材料を用いる有機コア基板が用いられている。有機コア基板にキャビティを設けチップコンデンサを埋設する方法も知られている。
[0005]
 一方、基板の材料としては、近年のガラス材料への穴あけ技術の進歩により、ガラス材料を用いた電子回路基板が注目されている。例えば、300μm厚のガラスに対して100μm以下の小径スルーホールを150μmピッチ以下で形成することが可能である。さらに、このことからガラス材料をコアに用いた回路基板(以下、「ガラス回路基板」と称する)は、ガラスの線熱膨張係数(CTE)が2ppm/K~8ppm/Kと小さく、シリコンチップと整合するため実装信頼性が高く、さらに平坦性に優れるため高精度な実装が可能になる。
[0006]
 さらにガラス回路基板は、平坦性に優れるために微細配線形成性、高速伝送性にも優れている。さらにガラスの透明性、化学的安定性、高弾性、かつ、安価である特徴を活かした電子回路基板への応用が研究されており、半導体装置用インターポーザ、撮像素子用回路基板、通信機器用のLC分波器(ダイプレクサ)等の製品化が期待されている。これらガラスをコアとする電子回路にはデカップリングコンデンサやLC回路等を形成する必要性があることから、キャパシタを内蔵する要求が高まっている。

発明の開示

[0007]
 上述したキャパシタ内蔵基板では、次のような問題があった。すなわち、チップコンデンサの占有体積が大きくなるために、配線引き回しに制約が生じる。また、有機コア基板の場合、チップコンデンサの埋設により基板平坦性が低下する。さらに有機基板とチップ部品の線熱膨張係数の差から、接続信頼性が低下する虞がある。
[0008]
 また、有機コア基板を用いて多層回路内にMIM構造(Metal insulator Metal)のキャパシタを作りこむ場合、有機コア基板が誘電体層と比較すると線熱膨張係数が大きいため、熱サイクルによって誘電体層が剥離するあるいは誘電体層にクラックが入ることで、キャパシタのショートあるいはオープン不良が発生する信頼性低下の問題があった。
[0009]
 そこで本発明は、このような事情に鑑みてなされたもので、信頼性の高いMIM構造の薄膜キャパシタを有する基板を有することで、小型化・薄型化・高信頼化を実現できる電子部品及び電子部品製造方法を提供することを目的とする。
[0010]
 本発明の請求項1に係わる電子部品は、ガラスコア基材と、このガラスコア基材に積層され、内部に導体回路が形成された絶縁樹脂材層と、前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極とを有するキャパシタとを備え、前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている。
[0011]
 本発明の請求項2に係わる電子部品は、前記導体回路、前記下部電極、前記上部電極は、少なくとも銅、ニッケル、パラジウム、チタンから1種以上選ばれる金属を単体あるいは複数積層してなる。
[0012]
 本発明の請求項3に係わる電子部品は、前記誘電体層は、アルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムより選ばれる。
[0013]
 本発明の請求項4に係わる電子部品は、両面を貫通する貫通孔が形成されたガラスコア基材と、このガラスコア基材の両面にそれぞれ積層され、内部に前記貫通孔を介して互いに接続される導体回路が形成された絶縁樹脂材層と、前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極とを有するキャパシタとを備え、前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている。
[0014]
 本発明の請求項5に係わる電子部品製造方法は、ガラスコア基板表面に導体回路を形成し、前記導体回路における所定の導体部上に下部電極を形成し、前記下部電極上に誘電体層を形成し、前記誘電体層上に、前記導体部の面方向に沿って、前記誘電体層の周縁部及び下部電極の周縁部よりもその周縁部が内側となる上部電極を形成する。
[0015]
 本発明によれば、コア基板として線熱膨張係数が低く弾性率が高いガラスコア基材を用いることで、熱サイクルによる寸法変動を避けることができると共に、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することができる。また、上部電極と下部電極の端部同士の距離が確保でき、かつ、上部電極と下部電極を誘電体層により電気的に隔離できるために電極間のショートを防止することができ、電気的信頼性を高めることができる。

図面の簡単な説明

[0016]
[図1] 図1は、本発明の第1の実施の形態に係る電子部品の要部を示す縦断面図である。
[図2] 図2は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。
[図3] 図3は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。
[図4] 図4は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。
[図5] 図5は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。
[図6] 図6は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。
[図7] 図7は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。
[図8] 図8は、同電子部品を構成するガラスコア基板の製造工程を示す縦断面図である。
[図9] 図9は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図10] 図10は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図11] 図11は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図12] 図12は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図13] 図13は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図14] 図14は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図15] 図15は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図16] 図16は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図17] 図17は、同ガラスコア基板上にキャパシタを形成する工程を示す縦断面図である。
[図18] 図18は、本発明の第2の実施の形態に係る電子部品の要部を示す縦断面図である。
[図19] 図19は、本発明の第3の実施の形態に係る電子部品の要部を示す縦断面図である。

発明を実施するための最良の形態

[0017]
 以下、図に基づいて、本発明の実施形態について説明する。
[0018]
 図1は本発明の第1の実施形態に係る電子部品(キャパシタ内蔵配線基板)10を示す縦断面図、図2~図8は電子部品10を構成するガラスコア基板20を形成する工程を示す縦断面図、図9~図17はガラスコア基板20上にMIMキャパシタ109を形成する工程を示す縦断面図である。MIMは、Metal Insulator Metalを示している。
[0019]
 図1に示すように電子部品10は、ガラスコア基板20を有している。このガラスコア基板20の上面には、第1上側多層配線層130A、第2上側多層配線層130Bが順次積層配置されている。また、ガラスコア基板20の下面には、第1下側多層配線層130C、第2下側多層配線層130Dが順次積層配置されている。
[0020]
 ガラスコア基板20は、ガラス基材100を有している。ガラス基材100には貫通孔101が形成されており、この貫通孔101内壁面及びガラス基材100の両面にわたってシード金属層102が形成されている。さらにシード金属層102は、銅めっき層(導体部)103によって覆われている。銅めっき層103の所定位置には外部接続端子104及びMIMキャパシタ109が形成されている(図17参照)。
[0021]
 MIMキャパシタ109は、図17に示すように、銅めっき層103上全面に下部電極110、誘電体層111、上部電極112、シード金属層113を順次設けられている。シード金属層113の上部には上部導体114が形成されている。
[0022]
 上述したガラス基材100の両面にわたって絶縁樹脂層120が形成され、銅めっき層103、外部接続端子104、MIMキャパシタ109を覆っている。
[0023]
 第1上側多層配線層130Aは、絶縁樹脂層131を備えている。絶縁樹脂層131にはビアホール132や、導体回路133が形成されている。導体回路133の所定部位には外部接続端子134が形成されている。なお、第2上側多層配線層130B、第1下側多層配線層130C、第2下側多層配線層130Dについても同様である。
[0024]
 次に、各要素の材質、形状等について詳細に説明する。ガラス基材100は、光透過性を有する透明のガラス材料である。ガラスの成分またはガラスに含有される各成分の配合比率、更にガラスの製造方法は特に限定されない。例えば、ガラスとしては、無アルカリガラス、アルカリガラス、ホウ珪酸ガラス、石英ガラス、サファイアガラス、感光性ガラス等が挙げられるが、ケイ酸塩を主成分とするいずれのガラス材料を用いてもよい。さらに、その他のいわゆるガラス材料を用いても良い。但し、本実施形態における半導体用途では、無アルカリガラスを用いるのが望ましい。また、ガラス基材100の厚みは1mm以下が好ましいが、ガラスの貫通孔形成プロセスの容易性や製造時のハンドリング性を考慮して、より好ましくは0.1mm以上0.8mm以下である。
[0025]
 ガラス基材100の製造方法としては、フロート法、ダウンドロー法、フュージョン法、アップドロー法、ロールアウト法等が挙げられるが、いずれの方法によって作製されたガラス材料を用いてもよく、特定のものに限定されない。ガラスの線膨張係数は-1ppm/K以上15.0ppm/K以下であることが望ましい。-1ppm/K未満である場合、ガラス材料自体を選定することが困難となり安価に作成できなくなる。15.0ppm/Kを超えると、誘電体との熱膨張係数の差異が大きく信頼性が低下してしまう。あるいは、ガラスコア基板20にシリコンチップを実装する場合は、シリコンチップとの接続信頼性が低下してしまう。より好ましくは0.5ppm/K以上8.0ppm/K以下、更に好ましくは1.0ppm/K以上4.0ppm/K以下であることが望ましい。
[0026]
 また、ガラス基材100には予め反射防止膜またはIRカットフィルタ等の機能膜が形成されていてもよい。また、強度付与、帯電防止付与、着色、テクスチャー制御等の機能が付与されても良い。これら機能膜の例として、強度付与にはハードコート膜、帯電防止付与については、帯電防止膜、着色については、光学フィルタ膜、テクスチャー制御においては、アンチグレア、光散乱膜等が挙げられるが、この限りではない。これら機能膜の形成方法としては、蒸着、スパッタ法、ウエット方式等の表面処理技術が用いられる。
[0027]
 シード金属層102はセミアディティブ工法における配線形成用において、電解めっきの給電層として作用する。ガラス基材100直上及び貫通孔101内壁に設けられるシード金属層102は、例えば、スパッタ法、またはCVD法によって形成され、例えば、Cu、Ni、Al、Ti、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、ITO、IZO、AZO、ZnO、PZT、TiN、Cu 、Cu合金単体もしくは複数組み合わせたものが用いられている。さらにその上に無電解めっき層(無電解銅めっき、無電解ニッケルめっき等)が形成されている。
[0028]
 下部電極110は、銅めっき層103と誘電体層111との密着性を向上させる機能を有し、上部電極112は、誘電体層111とシード金属層113との密着性を向上させる機能を有している。下部電極110及び上部電極112の材質は、例えばTiである。この他、例えばCu、Ni、Al、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、Cu合金単体もしくは複数組み合わせたものを用いてもよい。Tiは、密着性、電気伝導性、製造の容易性の観点及びコスト面から優れている。
[0029]
 下部電極110及び上部電極112の厚さは例えば、10nm以上1μm以下であることが望ましい。10nm未満である場合、密着強度が不十分となる虞がある。1μmを超える場合、後述する製造工程において、成膜時間がかかりすぎて量産性に欠けるばかりでなく、不要部分を除去する工程でさらに時間がかかる虞がある。下部電極110及び上部電極112の厚さは、より好ましくは10nm以上、500nm以下であることが望ましい。下部電極110及び上部電極112はそれぞれ厚みが異なってもよいが、構造上単純になるため同厚であることが望ましい。
[0030]
 誘電体層111は、絶縁性、比誘電率の観点からアルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムから選択することができる。誘電体層111の厚さは、10nm以上1μm以下であることが望ましい。誘電体層111の厚さが、10nm未満である場合、絶縁性を保つことが出来ずにキャパシタとしての機能が発現しない。誘電体層111の厚さが、1μmを超える場合、薄膜形成の時間がかかりすぎるばかりでなく、キャパシタの静電容量が小さくなりすぎて所望の容量が得られなくなる。誘電体層111の厚さは、より好ましくは50nm以上、500nm以下であることが望ましい。
[0031]
 シード金属層113はMIMキャパシタ109の上部導体114をセミアディティブ法で形成するための給電層である。シード金属層113は例えばCu、Ni、Al、Ti、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、Cu合金単体もしくは複数組み合わせたものを適用することができる。より好ましくは後のエッチング除去が簡便となるため銅であることが望ましい。シード金属層113の厚さは、10nm以上5μm以下であることが望ましい。シード金属層113の厚さが、100nm未満である場合、続く電解めっき工程において通電不良が発生する可能性がある。シード金属層113の厚さが、5μmを超えると、エッチング除去に時間がかかってしまう。シード金属層113の厚さは、より好ましくは100nm以上500nm以下であることが望ましい。
[0032]
 上部導体114は、銅めっき層である。電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましいが、銅めっきの他、ニッケルめっき、クロムめっき、Pdめっき、金めっき、ロジウムめっき、イリジウムめっき等であっても良い。
[0033]
 上部導体114の厚みは3μm以上30μm以下であることが望ましい。3μm未満の場合、上部導体114を形成した後のエッチング処理によっては回路が消失してしまう虞がある。さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が30μmを超えると、30μm厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ30μm以下の微細な配線形成が困難となってしまう。より好ましくは5μm以上、25μm以下であることが望ましい。さらに望ましくは10μm以上、20μm以下であることが望ましい。
[0034]
 MIMキャパシタ109は、上部電極112の大きさが、誘電体層111及び下部電極110よりも小さくなるように形成されている。上部電極112の端部と下部電極110の端部とを離間させることで、かつ、各端部間は誘電体層により隔離されているので、ショート不良のない信頼性を高めることができる。
[0035]
 MIMキャパシタ109は、上部電極112の大きさ(銅めっき層103の面に沿った領域)が、誘電体層111及び下部電極110の大きさ(銅めっき層103の面に沿った領域)よりも小さくなるように形成されている。すなわち、銅めっき層103の面方向に沿った上部電極112の周縁部は、誘電体層111の周縁部及び下部電極110の周縁部の内側に形成されている。上部電極112の端部と下部電極110の端部とを離間させることで、かつ、各端部間は誘電体層により隔離されているので、ショート不良のない信頼性を高めることができる。
[0036]
 次に、電子部品10の製造方法について説明する。図2に示すように、ガラス基材100を準備する。続いて図3に記載するようにガラス基材100に貫通孔101を形成する。貫通孔101の断面形状や径は円筒状に限定されない。例えばXシェイプのような貫通孔のトップ径とボトム径よりも中央部の径が狭くなるような形状でもよく、また、トップ径に対しボトム径が小さい形状等でもよい。更に、貫通孔のトップ径とボトム径よりも中央部の径が広くなるような形状でもよい。
[0037]
 貫通孔101の形成方法としては、レーザ加工、放電加工の他、感光性レジスト材料を用いる場合ではサンドブラスト加工、ドライエッチング、フッ化水素酸等によるケミカルエッチング加工を用いてもよい。さらに感光性ガラスを用いて、ガラスコア基板20を作成してもよい。なお、レーザ加工、放電加工が簡便でスループットが良いことから望ましい。さらに、用いることができるレーザは、CO2レーザ、UVレーザ、ピコ秒レーザ、フェムト秒レーザ等から選択することができる。
[0038]
 続いて図4に示すように、貫通孔101が形成されたガラス基材100の表面及び貫通孔101内にシード金属層102を形成する。シード金属層102は、電気特性、製造の容易性の観点及びコスト面の観点から、ガラス材料と密着が良好なチタン層と銅層とを順次スパッタ法で形成する。ガラス基材100上の回路形成用のチタン層と銅層の合計の膜厚は、セミアディティブ法による微細な配線形成に有利なことから1μm以下とすることが望ましい。1μmより厚い場合は、ピッチ30μm以下の微細配線形成が困難となる。次に、無電解めっき層を形成する。チタン層と銅層のみである場合に比べて、貫通孔101内部すべてに金属皮膜を形成することができ、スルーホールの接続信頼性を向上させることができる。
[0039]
 なお、無電解めっき層は無電解銅めっき、無電解ニッケルめっき等が適用できるが、ガラス材料あるいはチタン層、銅層との密着性が良いことから無電解ニッケルめっきであることが好ましい。無電解ニッケルめっき厚が厚すぎると、微細な配線形成が困難となってしまうばかりでなく、膜応力増加による密着性が低下するため、無電解ニッケルめっき厚は1μm以下であることが望ましい。より望ましくは0.5μm以下であることが望ましい。さらに望ましくは0.3μm以下であることが望ましい。また、無電解ニッケルめっき皮膜には還元剤に由来する共析物であるリンや、無電解ニッケルめっき液中に含まれる硫黄や鉛やビスマス等が含まれていてもよい。以上の工程を経て、貫通孔101が形成されたガラス基板上にシード金属層102が形成された基板(図4参照)が得られる。
[0040]
 続いて図5に示すように、フォトレジストパターンFRを形成する。フォトレジストパターンFRの形成方法は、例えば、シード金属層102上全面にフォトレジスト層を形成する。形成するフォトレジスト層はネガ型ドライフィルムレジスト、ネガ型液状レジスト、ポジ型液状レジストが適用できる。レジスト層形成が簡便でかつ安価であるためネガ型フォトレジストであることが望ましい。レジスト層形成方法としては、例えばネガ型ドライフィルムレジストであればロールラミネート法、真空ラミネート法が適用できる。液状ネガ型、あるいはポジ型レジストである場合はスリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。これらレジスト層の形成方法は上記のものに限定されない。
[0041]
 続いて、フォトレジスト層に所望の回路パターンを一般的なフォトリソグラフィー法によって形成する。レジストパターンFRは後の銅めっき層103が形成される部分が露出するように位置あわせの上、露光、現像処理することによってパターニングする。レジスト層の厚さは、後工程の電解めっき厚に依存し、好ましくは5μm以上、25μm以下であることが望ましい。レジスト層の厚さが5μmより薄い場合、導体回路層となる電解めっき層を5μm以上に増膜できなくなり、回路の接続信頼性が低下する可能性がある。レジスト層の厚さが25μmより厚くなる場合、ピッチ30μm以下の微細配線を形成することが困難となる。こうして図5に示すようなフォトレジストパターンFRが形成されたガラスコア基板20を得る。
[0042]
 続いて図6に示すように、銅めっき層103を電解めっき法により形成する。電解めっき法として、電解銅めっきを用いることが、簡便、かつ、安価で、電気伝導性が良好であることから望ましい。電解銅めっき厚は3μm以上30μm以下であることが望ましい。電解銅めっき厚3μm未満の場合、後のエッチング処理によっては回路が消失してしまう危険性があり、さらに回路の接続信頼性、電気伝導性が低下する危険性がある。電解銅めっき厚が30μmを超える場合、30μm厚以上のレジスト層を形成する必要があり、製造コストがかかる。さらにはレジスト解像性が低下することから、ピッチ30μm以下の微細な配線形成が困難となる。より好ましくは5μm以上、25μm以下であることが望ましい。さらに望ましくは10μm以上、20μm以下であることが望ましい。
[0043]
 なお、電解銅めっきの他、電解ニッケルめっき、電解クロムめっき、電解Pdめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等を用いても良い。
[0044]
 次に、図7に示すように、電解めっきにより配線形成した後に不要となったレジスト層を除去し、シード金属層102を露出される。レジスト除去方法は限定されないが、例えば公知の一般的方法においてアルカリ水溶液によって剥離除去することができる。
[0045]
 次に、図8に示すように、シード金属層102を除去し、回路を電気的に分断することによって、ガラス基材100上に電子回路層を形成する。シード層除去方法として、無電解Ni層、銅層、チタン層を順次化学エッチング除去する方法を用いる。シード層除去方法及び用いられるエッチング液の種類は限定されない。
[0046]
 次に、図9~図17を用いて、ガラスコア基板20内にMIMキャパシタ109を製造する方法を示す。なお、図9~図17は、図8における二点鎖線Pで示す領域を拡大して示すものである。
[0047]
 図9中の銅めっき層103は、上述したようにして形成されており、導体回路層の一部である。次に、図10に示すように、銅めっき層103上全面に下部電極110、誘電体層111、さらに上部電極112、さらにシード金属層113を順次薄膜形成する。薄膜の形成方法として、例えば、真空蒸着法、スパッタリング法、イオンプレーティング法、MBE法、レーザブレーション法、CVD法等の一般的な方法を用いる。その他の薄膜形成方法を用いてもよい。
[0048]
 次に、図11に示すように、レジストパターンRPを形成する。次に、図12に示すように、シード金属層113を用いて電解めっき法によって上部導体114を形成する。電解めっき法は電解ニッケルめっき、電解銅めっき、電解クロムめっき、電解Pdめっき、電解金めっき、電解ロジウムめっき、電解イリジウムめっき等が挙げられるが、電解銅めっきであることが簡便で安価で、電気伝導性が良好であることから望ましい。
[0049]
 次に、図13に示すように、不要になったレジストパターンRPを除去した後に、不要部分のシード金属層113を除去する。レジストパターンRPの除去は公知のアルカリ水溶液で剥離処理を行う。また、シード金属層113の除去は公知の化学エッチング液を用いることができる。さらにドライエッチング法により除去してもよい。
[0050]
 次に、図14に示すように、フォトレジストパターンFPを形成する。次に、図15に示すように、フォトレジストパターンFPをレジスト層として下部電極110、上部電極112及び誘電体層111の不要部分を除去する。下部電極110、上部電極112及び誘電体層111の除去方法は化学エッチング法、ドライエッチング法、いずれも公知方法を用いることでき、特に限定されることはない。
[0051]
 続いて図16に示すように、不要となったフォトレジストパターンFPを除去する。この段階ではMIMキャパシタ109の構造は、下部電極110及び上部電極112は同じ大きさ(銅めっき層103の面に沿った領域が一致)となっている。すなわち、銅めっき層103の面方向に沿った上部電極112の周縁部は、誘電体層111の周縁部及び下部電極110の周縁部と一致している。この場合、上部電極112及び下部電極110端部が誘電体層111の厚み分だけしか離れていないために下部電極110と上部電極112間でショート不良が発生する虞がある。このため、図17に示す工程で上部電極112を構成する上部電極の不要部分を除去することによって上部電極112の大きさ(銅めっき層103の面に沿った領域)が、誘電体層111及び下部電極110の大きさ(銅めっき層103の面に沿った領域)よりも小さいMIMキャパシタ109を製造することが可能となる。すなわち、銅めっき層103の面方向に沿った上部電極112の周縁部は、誘電体層111の周縁部及び下部電極110の周縁部の内側に形成されている。
[0052]
 この工程により上部電極112と下部電極110の端部の距離を離すことが可能となり、かつ各端部間は誘電体層111により隔離されているので、ショート不良のない信頼性の高いMIMキャパシタ109を形成することが可能となる。
[0053]
 次に、図1を参照して第1上側多層配線層130A、第2上側多層配線層130B、第1下側多層配線層130C、第2下側多層配線層130Dにおける多層配線の形成方法について説明する。
[0054]
 上述した絶縁樹脂層120及び絶縁樹脂層131として使用できる例としてはエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー及びこれらの複合材料、あるいは感光性ポリイミド樹脂、感光性ポリベンゾオキサゾール、感光性アクリル-エポキシ樹脂を用いても良い。絶縁樹脂の形成方法は限定されるものではなく、シート状のものであれば真空ラミネート、真空プレス、ロールラミネート法を用いることができる。液状のものであれば、スリットコート、カーテンコート、ダイコート、スプレーコート、静電塗装、インクジェットコート、グラビアコート、スクリーン印刷、グラビアオフセット印刷、スピンコート、ドクターコートより選定できる。なお、最外層であればソルダーレジストを用いても良い。
[0055]
 各絶縁樹脂層120及び絶縁樹脂層131の厚さは、好ましくは5μm以上50μm以下であることが望ましい。50μmを超えると、絶縁樹脂に形成できるビアホール132を小径化が難しくなるため、配線の高密度化が実現できない虞があり、また、5μm未満である場合、層間絶縁性を確保することが困難となる。
[0056]
 各絶縁樹脂層131中のビアホール132の形成は、非感光性絶縁樹脂であればレーザ加工を用いることができる。レーザは、CO レーザ、UVレーザ、ピコ秒レーザ、フェムト秒レーザ等が挙げられるが、好ましくはUVレーザ、CO レーザであることが簡便で望ましい。
[0057]
 感光性絶縁樹脂であればフォトリソグラフィー法によって形成することができる。ビアホール形成後に適宜過マンガン酸溶液によるデスミアを行うことで樹脂表面の粗化とビアホール内をクリーニングして銅めっき層103との密着性向上を行うことが望ましい。あるいはプラズマ処理によって樹脂表面及びビア内部をクリーニングする方法を行っても良い。
[0058]
 また、外部接続端子134に表面処理を行ってもよい。表面処理を行うことではんだボール135との接合性が向上する。表面処理は、スズやスズの合金めっき皮膜、無電解Ni-P/無電解Pd-P/Auめっき皮膜、もしくは無電解Ni-P/Auめっき皮膜等を成膜することができる。または、プレソルダー処理、または、OSP(Organic Solderability Preservative)等の有機皮膜処理が施されてもよい。はんだボール135はスクリーン印刷法、はんだボール振込み搭載法、電解めっき法等によって形成することができる。はんだボールの組成はスズ、銀、銅、ビスマス、鉛、亜鉛、インジウム、アンチモン等一種、もしくは複数種を混合したものを用いることができ、これら金属材料の混合比は問わない。はんだの代わりにワイヤーボンディング用のパッドを設けてもよい。
[0059]
 この他、絶縁樹脂層131、ビアホール132、銅めっき層103形成を公知のセミアディティブ法あるいはサブトラクティブ法を用いて形成することを繰り返すことによって多層配線を形成してもよい。
[0060]
 なお、上述した説明では、ガラス基材100上に形成された導体回路上へのMIMキャパシタ109形成の一例を記載してあるが、このような構造に限られない。
[0061]
 本実施形態に係る電子部品10によれば、コア基板として線熱膨張係数が低く弾性率が高いガラスを使用することによって、熱サイクルによる寸法変動が少ないキャパシタ内蔵回路基板が得られる。これにより、熱サイクルをかけたときの電子回路の接続信頼性、外部接続端子の接続信頼性を確保することができる。さらに下部電極と上部電極に挟持される誘電体層によって形成されるキャパシタにおいて、上部電極が誘電体及び下部電極よりも小さいことから、上部電極と下部電極の端部同士の距離を確保できると共に、上部電極と下部電極とを誘電体層により電気的に隔離できるために電極間のショートを防止することが可能となり、電気的信頼性を高めることができる。
[0062]
 図18は本発明の第2の実施形態に係る電子部品10Aを示す縦断面図である。なお、なお、以下の説明において、図1と同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
[0063]
 電子部品10Aにおいては、MIMキャパシタ109と同様の構成を有するMIMキャパシタ140がガラスコア基板20に積層配置された第1上側多層配線層130A内に形成されている。すなわち、MIMキャパシタは、ガラスコア基板20上に形成してもよく、また、ガラスコア基板20に積層された他の多層配線層内に設けても良い。
[0064]
 図19は本発明の第3の実施形態に係る電子部品10Bを示す縦断面図である。なお、以下の説明において、図1及び図18と同一要素又は同一機能を有する各部分には、同一符号を用いて、重複する説明は省略する。
[0065]
 電子部品10Bにおいては、はんだボール135が両面にあっても良い。さらに半導体チップ150やチップ部品151を搭載してもよい。

実施例

[0066]
(実施例1)
 図2に示すように、ガラス基材100(日本電気硝子株式会社製OA-10G、0.5mm厚、線熱膨張係数 3ppm/K)を準備する。続いて図3に示すようにピコ秒レーザ加工機を用いて貫通孔101の径がトップ径80um、ボトム径60umで貫通孔101を形成する。さらに図4に示すようにガラス基材100の表裏面にシード金属層102としてスパッタ法を用いてチタンを50nm、銅を300nm成膜した。さらに貫通孔101内のシード金属層102の増膜を目的として0.1μm厚の無電解ニッケルめっき層を形成した。以上よりチタン、銅、ニッケルからなるシード金属層102を形成した。
[0067]
 次に図5に示すように25μm厚の感光性ドライフィルムレジストをシード金属層102上にロールラミネートによって設け、フォトリソグラフィーによってレジストパターンFRを形成した。次に、図6に示すように15μm厚みとなるように銅めっき層103を形成した後に、レジストパターンFRをアルカリ溶液中で剥離することにより、図7に示す基板を得る。さらにシード金属層102のNi層を硝酸-過酸化水素混合エッチング液、Cu層を硫酸-過酸化水素混合エッチング液、Ti層を水酸化カリウム-過酸化水素エッチング液を用いて順次溶解除去し、図8に示すガラスコア基板20を得た。
[0068]
 次に、図9に示すガラスコア基板20上に形成された銅めっき層103上全面に、図10に示すように、MIMキャパシタ109となるTi/アルミナ/Ti/Cu層をそれぞれ50nm/100nm/50nm/300nmになるようにスパッタ成膜した。続いて、銅めっき層103上全面にドライフィルムレジストを真空ラミネートにて形成した。
[0069]
 続いて図11に示すように、一般的なフォトリソグラフィー法によりレジストパターンRPを形成した後に、電解銅めっきによりMIMキャパシタ109の上部導体114を厚さ10μmで形成した。さらにレジストパターンRPをアルカリ水溶液で剥離除去後、MIMキャパシタ形成用のシード金属層113を硫酸-過酸化水素エッチング液で溶解除去した(図13)。続いて図15に示すように、上部導体114上にドライフィルムレジストFPを形成後パターニングして上部導体114を保護した基板を得た。
[0070]
 次に、図16に示すように、上部電極112及び誘電体層111及び下部電極110をドライエッチング法により除去した(図16)。最後にチタン層である上部電極112を水酸化カリウム-過酸化水素エッチング液を用いてエッチング除去することで、MIMキャパシタ109を得た。
[0071]
 上部電極112における銅めっき層(導体部)103の面に沿った領域は、誘電体層111の銅めっき層103の面に沿った領域及び下部電極110の銅めっき層の面に沿った領域よりも小さく形成されている。
[0072]
 さらに膜厚40μmのビルトアップ樹脂であるGX-T31(味の素ファインテクノ製)を真空ラミネートにより絶縁樹脂層131をガラスコア基板20表裏両面に形成後、UVレーザ加工機で直径60μmのビアホール132を形成した。さらにデスミア処理、無電解銅めっき処理によって厚さ0.8μmの無電解銅めっき層を形成した後に、厚さ25μmのドライフィルムレジスト層を表裏両面に形成した。
[0073]
 フォトリソグラフィーによりレジストパターンを形成後、電解銅めっきによって厚さ15μmの導体回路層を表裏各層の多層回路層を形成した。以上の多層回路形成を繰り返すことで、ビルトアップ多層回路をガラスコア配線上表裏に各2層の回路層を形成した。表裏最外層はソルダーレジスト層を形成し、フォトリソグラフィーすることによって外部接続端子部を露出させて本発明の実施例のMIMキャパシタ109を得た。さらに図1に示す外部接続端子134表面にニッケル-金めっきを行いさらにはんだボール135を形成することで、MIMキャパシタ109を内蔵した電子部品10を製造した。
(比較例1)
 比較例1として、図2~図15に示す工程を経て、図16記載の上部電極112と誘電体層111及び下部電極110の大きさ(銅めっき層103の面方向の領域)が同一のMIMキャパシタ109を内蔵した電子部品を作成した。図17に示す工程を実施しないこと以外、先の実施例1記載の方法と同方法である。この場合、上部電極112と下部電極110の端部の距離は誘電体層11の厚み100nmのみ離間している。
(比較例2)
 比較例2として、一般的な0.5mm厚のガラスエポキシ基板(線熱膨張係数18ppm/k)を用いて電子部品を作成した例である。なお、貫通孔101はドリル加工機で100μm径で形成した。さらに図4では、無電解銅めっきによってシード金属層102を形成した。その他の工程は、実施例1と同方法でMIMキャパシタ109を内蔵する電子部品を作成した。
[0074]
 以上の実施例1、比較例1及び比較例2の基板を用いて-40~125℃、1000サイクル(高温,低温各30分)の液槽冷熱衝撃試験を行なった。結果を表1に記載する。
[0075]
[表1]


[0076]
 表1記載の結果において、実施例1では、冷熱衝撃試験後においても層間剥離することが無かった。100サイクル毎に配線抵抗変化を追跡したが±3%以内と良好な結果であった。同様にMIMキャパシタ109の容量変化を追跡したが、同様に±3%以内と良好な結果であった。
[0077]
 比較例1では、同試験の結果、配線の抵抗値変化は±3%以内と良好であったが、MIMキャパシタ109の容量は200サイクル後に急激な低下が観測された。故障解析の結果、上部電極112と下部電極110間でのショートが確認された。
[0078]
 比較例2では、同試験の結果、配線の抵抗値変化は500サイクル後に急激な上昇が確認され、MIMキャパシタ109の容量は200サイクル後に急激な低下が観測された。故障解析の結果、ガラスエポキシ基板の貫通孔コーナで断線が確認され、さらにはMIMキャパシタ109の上部電極112と下部電極110間で剥離が観測された。原因調査の結果、有機基板の線熱膨張起因と判明した。
[0079]
 なお、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

産業上の利用可能性

[0080]
 本発明によれば、ガラスコア基板上にMIMキャパシタを形成することで、電子部品を高い信頼性で製造することができ、半導体パッケージ基板、インターポーザ、光学素子用基板等に利用することができる。

請求の範囲

[請求項1]
 ガラスコア基材と、
 このガラスコア基材に積層され、内部に導体回路が形成された絶縁樹脂材層と、
 前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極と、前記上部電極上に積層形成される上部導体を有するキャパシタとを備え、
 前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている電子部品。
[請求項2]
 前記導体回路、前記下部電極、前記上部電極、前記上部導体は、少なくとも銅、ニッケル、パラジウム、チタンから1種以上選ばれる金属を単体あるいは複数積層してなる請求項1に記載の電子部品。
[請求項3]
 前記誘電体層は、アルミナ、シリカ、シリコンナイトライド、タンタルオキサイド、酸化チタン、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウムより選ばれる請求項1に記載の電子部品。
[請求項4]
 両面を貫通する貫通孔が形成されたガラスコア基材と、
 このガラスコア基材の両面にそれぞれ積層され、内部に前記貫通孔を介して互いに接続される導体回路が形成された絶縁樹脂材層と、
 前記導体回路を構成する導体部上に形成された下部電極と、この下部電極上に積層形成される誘電体層と、前記誘電体層上に積層形成される上部電極と、前記上部電極に積層形成される上部導体を有するキャパシタとを備え、
 前記導体部の面方向に沿った前記上部電極の周縁部は、前記誘電体層の周縁部及び下部電極の周縁部の内側に形成されている電子部品。
[請求項5]
 ガラスコア基板表面に導体回路を形成し、
 前記導体回路における所定の導体部上に下部電極を形成し、
 前記下部電極上に誘電体層を形成し、
 前記誘電体層上に、前記導体部の面方向に沿って、前記誘電体層の周縁部及び下部電極の周縁部よりもその周縁部が内側となる上部電極を形成し、
 前記上部電極上に上部導体を形成する電子部品製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]