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1. (WO2018101167) PROCESSOR AND ARITHMETIC PROCESSING DEVICE EQUIPPED WITH PROCESSOR
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Pub. No.:    WO/2018/101167    International Application No.:    PCT/JP2017/042227
Publication Date: 07.06.2018 International Filing Date: 24.11.2017
IPC:
G06F 9/38 (2006.01), G06F 7/575 (2006.01), G06F 9/305 (2006.01), G06F 15/167 (2006.01)
Applicants: YAMAHA CORPORATION [JP/JP]; 10-1, Nakazawa-cho, Naka-ku, Hamamatsu-shi, Shizuoka 4308650 (JP)
Inventors: ANDO Tomoaki; (JP)
Agent: TAKAHASHI, HAYASHI AND PARTNER PATENT ATTORNEYS, INC.; Sonpo Japan Nipponkoa Kamata Building 9F, 5-24-2 Kamata, Ota-ku, Tokyo 1440052 (JP)
Priority Data:
2016-234306 01.12.2016 JP
Title (EN) PROCESSOR AND ARITHMETIC PROCESSING DEVICE EQUIPPED WITH PROCESSOR
(FR) PROCESSEUR ET DISPOSITIF DE TRAITEMENT ARITHMÉTIQUE ÉQUIPÉ DU PROCESSEUR
(JA) プロセッサ及びプロセッサを備える演算処理装置
Abstract: front page image
(EN)A processor according to one embodiment of the present invention includes a plurality of arithmetic logic units operating in parallel to each other and a first contraction circuit that includes a first adder for adding simultaneously a plurality of computation results outputted from the plurality of arithmetic logic units. An arithmetic processing unit according to one embodiment of the present invention is provided with a plurality of processors each including a plurality of arithmetic logic units operating in parallel to each other and a first contraction circuit that includes a first adder for adding simultaneously a plurality of computation results outputted from the plurality of arithmetic logic units.
(FR)La présente invention concerne, dans un mode de réalisation, un processeur comprenant une pluralité de unités logiques arithmétiques fonctionnant en parallèle entre elles et un premier circuit de contraction qui comprend un premier additionneur servant à additionner simultanément une pluralité de résultats de calcul émanant de la pluralité d'unités logiques arithmétiques. Une unité de traitement arithmétique selon un mode de réalisation de la présente invention est munie d'une pluralité de processeurs comprenant chacun une pluralité d'unités logiques arithmétiques fonctionnant en parallèle entre elles et un premier circuit de contraction qui comprend un premier additionneur servant à additionner simultanément une pluralité de résultats de calcul émanant de la pluralité d'unités logiques arithmétiques.
(JA)本発明の一実施形態に係るプロセッサは、互いに並列動作する、複数の算術論理演算器と、前記複数の算術論理演算器から出力される複数の演算結果を同時に加算する第1の加算器を含む第1の縮約回路と、を含む。また、本発明の一実施形態に係る演算処理装置は、互いに並列動作する、複数の算術論理演算器と、前記複数の算術論理演算器から出力される複数の演算結果を同時に加算する第1の加算器を含む第1の縮約回路とをそれぞれ含む、複数のプロセッサを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)