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1. (WO2018099047) SHIFT REGISTER CIRCUIT AND DRIVING METHOD, GATE DRIVER CIRCUIT, AND DISPLAY APPARATUS
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Pub. No.: WO/2018/099047 International Application No.: PCT/CN2017/088684
Publication Date: 07.06.2018 International Filing Date: 16.06.2017
IPC:
G09G 3/20 (2006.01)
G PHYSICS
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EDUCATING; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
G
ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
3
Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix
Applicants:
BOE TECHNOLOGY GROUP CO., LTD. [CN/CN]; No. 10 Jiuxianqiao Rd., Chaoyang District, Beijing 100015, CN
BEIJING BOE OPTOELECTRONICS TECHNOLOGY CO., LTD. [CN/CN]; No. 8 Xihuanzhonglu, BDA, Beijing 100176, CN
Inventors:
MI, Lei; CN
WANG, Shijun; CN
XUE, Yanna; CN
Agent:
TEE&HOWE INTELLECTUAL PROPERTY ATTORNEYS; Chen, Yuan 10th Floor, Tower D, Minsheng Financial Center, 28 Jianguomennei Avenue, Dongcheng District, Beijing 100005, CN
Priority Data:
201611109695.202.12.2016CN
Title (EN) SHIFT REGISTER CIRCUIT AND DRIVING METHOD, GATE DRIVER CIRCUIT, AND DISPLAY APPARATUS
(FR) CIRCUIT DE REGISTRE À DÉCALAGE ET PROCÉDÉ DE COMMANDE, CIRCUIT DE COMMANDE DE GRILLE ET APPAREIL D'AFFICHAGE
Abstract:
(EN) A shift register circuit having a plurality of shift register units cascaded in series is disclosed. The shift register circuit includes a first shift register unit and a second shift register unit. The first shift register unit includes a first pull-up node and a first output terminal and the second shift register unit includes a second pull-up node and a second output terminal. The shift register circuit includes a stabilizer circuit coupled to both the first shift register unit and the second shift register unit such that the first pull-up node is directly connected to the second pull-up node as a common pull-up node and configured to maintain a potential level of the common pull-up node stable during a stabilizing period when none of the first output terminal and the second output terminal output a turn-on signal.
(FR) La présente invention concerne un circuit de registre à décalage ayant une pluralité d'unités de registre à décalage en cascade en série. Le registre à décalage comprend une première unité de registre à décalage et une seconde unité de registre à décalage. La première unité de registre à décalage comprend un premier nœud d'excursion haute et une première borne de sortie et la seconde unité de registre à décalage comprend un second nœud d'excursion haute et un second terminal de sortie. Le circuit de registre à décalage comprend un circuit stabilisateur couplé à la fois à la première unité de registre à décalage et à la seconde unité de registre à décalage de telle sorte que le premier nœud d'excursion haute soit directement connecté au second nœud d'excursion haute comme un nœud d'excursion haute commun et configuré pour maintenir un niveau de potentiel du nœud d'excursion haute commun stable pendant une période de stabilisation lorsque ni la première borne de sortie ni la seconde borne de sortie ne délivrent de signal de mise sous tension.
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Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
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Publication Language: English (EN)
Filing Language: English (EN)