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1. (WO2018088373) BIAS CIRCUIT AND AMPLIFICATION APPARATUS
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Pub. No.: WO/2018/088373 International Application No.: PCT/JP2017/039992
Publication Date: 17.05.2018 International Filing Date: 06.11.2017
Chapter 2 Demand Filed: 28.02.2018
IPC:
H03F 3/345 (2006.01) ,H03F 3/45 (2006.01)
Applicants: TOHOKU UNIVERSITY[JP/JP]; 2-1-1, Katahira, Aoba-ku, Sendai-shi, Miyagi 9808577, JP
Inventors: TANOI Satoru; JP
ENDOH Tetsuo; JP
Agent: YOSHIDA Tadanori; JP
Priority Data:
2016-22007310.11.2016JP
Title (EN) BIAS CIRCUIT AND AMPLIFICATION APPARATUS
(FR) CIRCUIT DE POLARISATION ET APPAREIL D'AMPLIFICATION
(JA) バイアス回路及び増幅装置
Abstract: front page image
(EN) Provided are a bias circuit that can supply a bias voltage for suppressing the influence of process fluctuation on an amplification circuit, and an amplification apparatus that uses the bias circuit. A bias circuit 11 is provided with: a first voltage output unit 14; a second voltage output unit 15; and a voltage comparator 16. The first voltage output unit 14 comprises a first current source 21 and a transistor P111 that are connected in series. The first current source 21 increases/decreases a current according to a bias voltage Vq outputted from the voltage comparator 16. The second voltage output unit 15 comprises a second current source 22 and a transistor N111 that are connected in series, and the second current source 22 supplies a constant current. The voltage comparator 16 compares drain voltages of the diode-connected transistors P111, N111 with each other, and sets the drain voltages equal to each other by increasing/decreasing the bias voltage Vq according to the result of the comparison. The bias voltage Vq is supplied to an amplification circuit 12. The amplification circuit 12 has: a source follower stage 17 that includes a p-type MOSFET; and an amplification stage 18 that includes an n-type MOSFET.
(FR) L'invention porte sur un circuit de polarisation pouvant fournir une tension de polarisation permettant de supprimer l'influence d'une fluctuation de processus sur un circuit d'amplification, et sur un appareil d'amplification faisant appel à un tel circuit de polarisation. Un circuit de polarisation (11) est pourvu : d'une première unité de sortie de tension (14) ; d'une seconde unité de sortie de tension (15) ; et d'un comparateur de tension (16). La première unité de sortie de tension (14) comprend une première source de courant (21) et un transistor (P111) tous deux connectés en série. La première source de courant (21) augmente/diminue un courant selon une tension de polarisation (Vq) délivrée par le comparateur de tension (16). La seconde unité de sortie de tension (15) comprend une seconde source de courant (22) et un transistor (N111) tous deux connectés en série, la seconde source de courant (22) fournissant un courant constant. Le comparateur de tension (16) compare les tensions de drain des transistors mutuellement connectés en diode (P111, N111), et règle les tensions de drain égales les unes aux autres par augmentation/diminution de la tension de polarisation (Vq) en fonction du résultat de la comparaison. La tension de polarisation (Vq) est fournie à un circuit d'amplification (12). Le circuit d'amplification (12) comprend : un étage suiveur de source (17) qui comprend un MOSFET de type p ; et un étage d'amplification (18) qui comprend un MOSFET de type n.
(JA) プロセス変動の影響を抑制するバイアス電圧を増幅回路に供給することができるバイアス回路及びそのバイアス回路を用いた増幅装置を提供する。バイアス回路11は、第1電圧出力部14、第2電圧出力部15、電圧比較器16を備える。第1電圧出力部14は、直列に接続された第1電流源21とトランジスタP111から構成される。第1電流源21は、電圧比較器16から出力されるバイアス電圧Vqに応じて電流を増減する。第2電圧出力部15は、直列に接続された第2電流源22とトランジスタN111から構成され、第2電流源22は定電流を流す。電圧比較器16は、それぞれダイオード接続されたトランジスタP111、N111の各ドレイン電圧を比較し、比較結果に応じてバイアス電圧Vqを増減し、各ドレイン電圧が等しくなるようにする。バイアス電圧Vqは、増幅回路12に供給される。増幅回路12は、p型MOSFETを含むソースフォロワ段17、n型MOSFETを含む増幅段18を有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)