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Pub. No.:    WO/2018/087899    International Application No.:    PCT/JP2016/083610
Publication Date: 17.05.2018 International Filing Date: 11.11.2016
H01L 29/78 (2006.01), H01L 27/04 (2006.01), H01L 29/12 (2006.01), H02M 1/00 (2007.01)
Applicants: SHINDENGEN ELECTRIC MANUFACTURING CO., LTD. [JP/JP]; 2-1, Ohtemachi 2-chome, Chiyoda-ku, Tokyo 1000004 (JP)
Inventors: ARAI, Daisuke; (JP).
KITADA, Mizue; (JP)
Agent: MATSUO, Nobutaka; (JP)
Priority Data:
(JA) MOSFET及び電力変換回路
Abstract: front page image
(EN)This MOSFET 100 is characterized by being provided with: a semiconductor substrate 110 which is provided with an n-type column region 114, a p-type column region 116, a base region 118, and a source region 120, and in which a super junction structure is formed by the n-type column region 114 and the p-type column region 116; a trench 122 which is provided with side walls and a bottom; a gate electrode 126 formed in the trench 122 with a gate insulating film 124 therebetween; a carrier compensation electrode 128 positioned between the gate electrode 126 and the bottom of the trench 122; an insulating region 130 which separates the carrier compensation electrode 128 from the side walls and the bottom; and a source electrode 132 which is electrically connected to the source region 120, and electrically connected to the carrier compensation electrode 128. According to this MOSFET 100, variation in the switching characteristics when the MOSFET is turned off can be reduced, even if there is variation in the charge balance around the gate.
(FR)L’invention concerne un MOSFET (100), lequel se caractérise en ce qu’il comporte: un substrat semi-conducteur (110) qui possède une zone colonne de type n (114), une zone colonne de type p (116), une zone base (118) et une zone source (120), et sur lequel est formée une structure de super jonction à l’aide de la zone colonne de type n (114) et de la zone colonne de type p (116); une tranchée (122) présentant une paroi latérale et un fond; une électrode de grille (126) formée à l’intérieur de la tranchée (122) par l’intermédiaire d'un film (124) d’isolation de grille; une électrode (128) de compensation de support située entre l’électrode de grille (126) et le fond de la tranchée (122); une zone d’isolation (130) qui sépare l’électrode (128) de compensation de support de la paroi latérale et du fond; et une électrode de source (132) reliée électriquement à la fois à la zone source (120) et à l’électrode (128) de compensation de support. Dans ce MOSFET (100) selon l’invention, même lorsque des variations apparaissent dans l’équilibre des charges proche de la grille, il est possible de réduire les variations des caractéristiques de commutation à l’état désactivé.
(JA)本発明のMOSFET100は、n型コラム領域114及びp型コラム領域116と、ベース領域118と、ソース領域120とを有し、n型コラム領域114及びp型コラム領域116でスーパージャンクション構造が構成されている半導体基体110と、側壁及び底を有するトレンチ122と、トレンチ122内にゲート絶縁膜124を介して形成されたゲート電極126と、ゲート電極126とトレンチ122の底との間に位置するキャリア補償電極128と、側壁及び底からキャリア補償電極128を離隔させる絶縁領域130と、ソース領域120と電気的に接続されるとともにキャリア補償電極128とも電気的に接続されたソース電極132とを備えることを特徴とする。 本発明のMOSFET100によれば、ゲート周辺のチャージバランスのバラツキがあったとしても、MOSFETをターンオフしたときのスイッチング特性のバラツキを小さくすることができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)