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1. (WO2018086395) SEMICONDUCTOR MEMORY, SEMICONDUCTOR STORAGE MODULE AND MANUFACTURING METHOD THEREFOR
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Pub. No.:    WO/2018/086395    International Application No.:    PCT/CN2017/096756
Publication Date: 17.05.2018 International Filing Date: 10.08.2017
IPC:
H01L 23/52 (2006.01), H01L 23/522 (2006.01), H01L 23/528 (2006.01)
Applicants: NATIONAL CENTER FOR ADVANCED PACKAGING CO., LTD. [CN/CN]; Building D1 China Sensor Network International Innovation Park 200 Linghu Boulevard Wuxi, Jiangsu 214135 (CN)
Inventors: LU, Yuan; (CN).
CHEN, Feng; (CN)
Agent: BEYOND ATTORNEYS AT LAW; F6, Xijin Centre 39 Lianhuachi East Rd., Haidian District Beijing 100036 (CN)
Priority Data:
201610980670.3 08.11.2016 CN
201610981072.8 08.11.2016 CN
Title (EN) SEMICONDUCTOR MEMORY, SEMICONDUCTOR STORAGE MODULE AND MANUFACTURING METHOD THEREFOR
(FR) MÉMOIRE À SEMICONDUCTEUR, MODULE DE STOCKAGE À SEMICONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(ZH) 半导体存储器、半导体存储模块及其制作方法
Abstract: front page image
(EN)Provided are a semiconductor memory, a semiconductor storage module and a manufacturing method therefor. The semiconductor storage module comprises at least two storage chip sets (310, 510, 610, 710) sequentially stacked from bottom up; redistribution layers (403, 503, 603, 703) of two adjacent storage chip sets are electrically connected by means of interlayer conductive columns (407, 507, 607), and the redistribution layer (703) of the bottommost storage chip set is electrically connected to an external connection bump (908); each storage chip set comprises at least two storage chips (110, 210) which are sequentially stacked, and a composite insulating layer provided below the at least two storage chips; the at least two storage chips are packaged into an integral structure; the redistribution layer is provided in the composite insulating layer; intra-layer conductive columns (122, 222) of the at least two storage chips are staggered at a preset angle to respectively electrically connected to the redistribution layers. The semiconductor storage module achieves high capacity and integration density of semiconductor memories, and effectively improves the stacking efficiency of memories and reduces the stacking difficulty.
(FR)L'invention concerne une mémoire à semiconducteur, un module de stockage à semiconducteur et son procédé de fabrication. Le module de stockage à semiconducteur comprend au moins deux ensembles de puces de stockage (310, 510, 610, 710) empilés séquentiellement de bas en haut; des couches de redistribution (403, 503, 603 703) de deux ensembles de puces de stockage adjacentes sont connectées électriquement au moyen de colonnes conductrices inter-couches (407, 507, 607), et la couche de redistribution (703) de l'ensemble de puces de stockage la plus basse est électriquement connectée à une bosse de connexion externe (908); chaque ensemble de puces de stockage comprend au moins deux puces de stockage (110, 210) qui sont empilées de manière séquentielle, et une couche isolante composite disposée en-dessous des au moins deux puces de stockage; lesdites au moins deux puces de stockage sont conditionnées en une structure intégrale; la couche de redistribution est disposée dans la couche isolante composite; des colonnes conductrices intra-couche (122, 222) des au moins deux puces de stockage sont décalées selon un angle prédéfini pour être respectivement connectées électriquement aux couches de redistribution. Le module de stockage à semiconducteur permet d'obtenir une capacité élevée et une densité d'intégration de mémoires à semi-conducteur, et améliore efficacement l'efficacité d'empilement de mémoires et réduit la difficulté d'empilement.
(ZH)提供了一种半导体存储器、半导体存储模块及其制作方法,该半导体存储模块包括自下而上依次堆叠的至少两个存储芯片组(310,510,610,710),上下相邻的两个存储芯片组的重布线层(403,503,603,703)通过层间导电柱(407,507,607)电连接,且位于最下方的存储芯片组的重布线层(703)与对外连接凸块(908)电连接;存储芯片组包括依次堆叠的至少两个存储芯片(110,210),以及位于至少两个存储芯片下方的复合绝缘层,至少两个存储芯片包封为一体结构,重布线层设置在复合绝缘层中,至少两个存储芯片的层内导电柱(122,222)错开预设角度,以分别与重布线层电连接。这种半导体存储模块实现了半导体存储器的大容量和高集成度,并且有效提高了存储器的堆叠效率,降低了堆叠难度。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)