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1. (WO2018085616) SYSTEM ARBITER WITH PROGRAMMABLE PRIORITY LEVELS
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Pub. No.: WO/2018/085616 International Application No.: PCT/US2017/059848
Publication Date: 11.05.2018 International Filing Date: 03.11.2017
IPC:
G06F 13/34 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
20
for access to input/output bus
32
using combination of interrupt and burst mode transfer
34
with priority control
Applicants:
MICROCHIP TECHNOLOGY INCORPORATED [US/US]; 2355 West Chandler Blvd. Chandler, Arizona 85224-6199, US
Inventors:
STEEDMAN, Sean; US
KILZER, Kevin; US
SENAPATI, Ashish; US
MILKS, Justin; US
PULIPAKA, Prashanth; IN
Agent:
SLAYDEN, Bruce W., II; US
Priority Data:
15/498,84627.04.2017US
20161103758403.11.2016IN
Title (EN) SYSTEM ARBITER WITH PROGRAMMABLE PRIORITY LEVELS
(FR) ARBITRE DE SYSTÈME AVEC DES NIVEAUX DE PRIORITÉ PROGRAMMABLES
Abstract:
(EN) A programmable system arbiter for granting access to a system bus among a plurality of arbiter clients and a central processing unit is disclosed. The programmable system arbiter may include one or more interrupt priority registers, each of the one or more interrupt priority registers associated with an interrupt type; and system arbitration logic operable to arbitrate access to the system bus among the plurality of arbiter clients and the CPU based at least on an analysis of a programmed priority order, the programmed priority order comprising a priority order for each of the plurality of arbiter clients, each of a plurality of operating modes of the central processing unit, and each of the one or more interrupt types.
(FR) La présente invention concerne un arbitre de système programmable pour donner accès à un bus système parmi une pluralité de clients arbitres et une unité centrale de traitement, CPU. L'arbitre de système programmable peut inclure : un ou plusieurs registres de priorité d'interruptions, chacun du ou des registres de priorité d'interruption étant associé à un type d'interruption; et une logique d'arbitrage de système conçue pour arbitrer des accès au bus système parmi la pluralité des clients arbitres et l'unité centrale de traitement sur la base d'au moins une analyse d'un ordre de priorité programmé, l'ordre de priorité programmé comprenant un ordre de priorité pour chaque client arbitre de la pluralité des clients arbitres, pour chaque mode de fonctionnement d'une pluralité de modes de fonctionnement de l'unité centrale de traitement, et pour chacun du ou des types d'interruption.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)