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1. (WO2018084907) FLUX RATE UNIT CELL FOCAL PLANE ARRAY
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Pub. No.: WO/2018/084907 International Application No.: PCT/US2017/045069
Publication Date: 11.05.2018 International Filing Date: 02.08.2017
IPC:
H04N 5/378 (2011.01) ,H04N 5/3745 (2011.01)
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
N
PICTORIAL COMMUNICATION, e.g. TELEVISION
5
Details of television systems
30
Transforming light or analogous information into electric information
335
using solid-state image sensors [SSIS]
369
SSIS architecture; Circuitry associated therewith
378
Readout circuits, e.g. correlated double sampling [CDS] circuits, output amplifiers or A/D converters
H ELECTRICITY
04
ELECTRIC COMMUNICATION TECHNIQUE
N
PICTORIAL COMMUNICATION, e.g. TELEVISION
5
Details of television systems
30
Transforming light or analogous information into electric information
335
using solid-state image sensors [SSIS]
369
SSIS architecture; Circuitry associated therewith
374
Addressed sensors, e.g. MOS or CMOS sensors
3745
having additional components embedded within a pixel or connected to a group of pixels within a sensor matrix, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
Applicants: RAYTHEON COMPANY[US/US]; 870 Winter Street Waltham, MA 02451-1449, US
Inventors: JONAS, Matthew; US
Agent: GATES, Sarah, M.; US
ANASTASI, John, N.; US
HARRIS, Nathan, T.; US
GERSTENZANG, Gregory, K.; US
ANDREASEN, David, S.; US
Priority Data:
15/341,09002.11.2016US
Title (EN) FLUX RATE UNIT CELL FOCAL PLANE ARRAY
(FR) RÉSEAU DE PLAN FOCAL DE CELLULE UNITAIRE À DÉBIT DE FLUX
Abstract:
(EN) According to one aspect, embodiments herein provide a unit cell circuit comprising a photodetector, a first integration capacitor, a first input circuit configured to maintain charge on the integration capacitor corresponding to photo-current received from the photodetector during an integration period, a first comparator coupled to the first integration capacitor and configured to compare a first integration voltage across the first integration capacitor to a first threshold reference voltage, a register coupled to the first comparator, and a counter coupled to the register and configured to repeatedly increment a counter value over the integration period, wherein in response to determining that the first integration voltage is at a certain level in relation to the first threshold reference voltage, the first comparator is further configured to output a first output signal configured to control the register to latch the counter value of the counter.
(FR) Selon un aspect, des modes de réalisation de la présente invention concernent un circuit de cellule unitaire comprenant un photodétecteur, un premier condensateur d'intégration, un premier circuit d'entrée configuré pour maintenir une charge sur le condensateur d'intégration correspondant au photo-courant reçu à partir du photodétecteur pendant une période d'intégration, un premier comparateur couplé au premier condensateur d'intégration et configuré pour comparer une première tension d'intégration aux bornes du premier condensateur d'intégration à une première tension de référence de seuil, un registre couplé au premier comparateur, et un compteur couplé au registre et configuré pour incrémenter de manière répétée une valeur de compteur sur la période d'intégration. En réponse à la détermination que la première tension d'intégration est à un certain niveau par rapport à la première tension de référence de seuil, le premier comparateur est en outre configuré pour délivrer en sortie un premier signal de sortie configuré pour commander au registre de verrouiller la valeur de compteur du compteur.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)