Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2018083893) SEMICONDUCTOR INTEGRATED CIRCUIT AND CONTROL METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
Latest bibliographic data on file with the International Bureau    Submit observation

Pub. No.: WO/2018/083893 International Application No.: PCT/JP2017/033413
Publication Date: 11.05.2018 International Filing Date: 15.09.2017
IPC:
H03K 19/003 (2006.01) ,H03K 5/26 (2006.01) ,H03K 19/096 (2006.01)
[IPC code unknown for H03K 19/03]
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
5
Manipulating pulses not covered by one of the other main groups in this subclass
22
Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
26
the characteristic being duration, interval, position, frequency, or sequence
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
19
Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
02
using specified components
08
using semiconductor devices
094
using field-effect transistors
096
Synchronous circuits, i.e. using clock signals
Applicants:
ソニー株式会社 SONY CORPORATION [JP/JP]; 東京都港区港南1丁目7番1号 1-7-1 Konan, Minato-ku, Tokyo 1080075, JP
Inventors:
川口 雄野 KAWAGUCHI, Yuya; JP
熊野 一夫 KUMANO, Kazuo; JP
Agent:
丸島 敏一 MARUSHIMA, Toshikazu; JP
Priority Data:
2016-21694607.11.2016JP
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT AND CONTROL METHOD FOR SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE COMMANDE
(JA) 半導体集積回路、および、半導体集積回路の制御方法
Abstract:
(EN) The present invention improves the detection accuracy of a timing error in a semiconductor integrated circuit provided with a storage element that operates in synchronization with a clock signal. A delay unit delays a data signal by two delay times different from each other and outputs resultant signals as first and second delayed signals. A holding unit holds the first and second delayed signals in synchronization with a timing signal indicating a predetermined capture timing. A setup time detection unit detects whether or not one of the first and second delayed signals held within a setup time-side detection period from a predetermined start timing to the predetermined capture timing has changed. A hold time detection unit detects whether or not the other of the first and second delayed signals held within a hold time-side detection period from the predetermined capture timing to a predetermined end timing has changed.
(FR) La présente invention permet d'améliorer la précision de détection d'une erreur de synchronisation dans un circuit intégré à semi-conducteur comportant un élément de stockage qui fonctionne en synchronisation avec un signal d'horloge. Un circuit à retard retarde un signal de données de deux temps de retard différents l'un de l'autre et émet des signaux résultants en tant que premier et second signaux retardés. Une unité de maintien maintient les premier et second signaux retardés en synchronisation avec un signal de temporisation indiquant un moment de capture prédéterminé. Une unité de détection de temps d'établissement détecte si le premier ou le second signal retardé maintenu dans une période de détection côté temps d'établissement, à partir d'un moment de début prédéterminé jusqu'au moment de capture prédéterminé, a changé ou non. Une unité de détection de temps de maintien détecte si l'autre signal desdits premier et second signaux retardés maintenus dans une période de détection côté temps de maintien, à partir du moment de capture prédéterminé jusqu'au moment de fin prédéterminé, a changé ou non.
(JA) クロック信号に同期して動作する記憶素子が設けられた半導体集積回路において、タイミングエラーの検出精度を向上させる。 遅延部は、互いに異なる2つの遅延時間によりデータ信号を遅延させて第1および第2の遅延信号として出力する。保持部は、所定の取込みタイミングを指示するタイミング信号に同期して前記第1および第2の遅延信号を保持する。セットアップタイム検出部は、所定の開始タイミングから所定の取込みタイミングまでのセットアップタイム側検出期間内に保持された第1および第2の遅延信号の一方が変化したか否かを検出する。ホールドタイム検出部は、所定の取込みタイミングから所定の終了タイミングまでのホールドタイム側検出期間内に保持された第1および第2の遅延信号の他方が変化したか否かを検出する。
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)