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1. (WO2018083441) MAIN PROCESSOR ERROR DETECTION USING CHECKER PROCESSORS
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Pub. No.: WO/2018/083441 International Application No.: PCT/GB2017/053179
Publication Date: 11.05.2018 International Filing Date: 20.10.2017
IPC:
G06F 11/16 (2006.01)
Applicants: ARM LIMITED[GB/GB]; 110 Fulbourn Road Cherry Hinton Cambridge CB1 9NJ, GB
THE CHANCELLOR, MASTERS AND SCHOLARS OF THE UNIVERSITY OF CAMBRIDGE[GB/GB]; The Old Schools Trinity Lane Cambridge Cambridgeshire CB2 1TN, GB
Inventors: AINSWORTH, Sam; GB
GROCUTT, Thomas Christopher; GB
JONES, Timothy Martin; GB
Agent: BERRYMAN, Robert; GB
Priority Data:
1618655.304.11.2016GB
Title (EN) MAIN PROCESSOR ERROR DETECTION USING CHECKER PROCESSORS
(FR) DÉTECTION D'ERREUR DE PROCESSEUR PRINCIPAL À L'AIDE DE PROCESSEURS DE VÉRIFICATION
Abstract: front page image
(EN) An apparatus (2) comprises a main processor (4) to execute a main stream (30) of program instructions, two or more checker processors (20) to execute respective checker streams (34) of program instructions in parallel with each other, the checker streams corresponding to different portions (32) of the main stream executed by the main processor, and error detection circuitry (28) to detect an error when a mismatch is detected between an outcome of a given portion (32) of the main stream executed on the main processor (4) and an outcome of the corresponding checker stream (34) executed on one of the plurality of checker processors (20). This approach enables high performance main processors (4) to be checked for errors with lower circuit area and power consumption overhead than a dual-core lockstep technique.
(FR) Selon l'invention, un appareil (2) comprend un processeur principal (4) permettant d'exécuter un flux principal (30) d'instructions de programme, au moins deux processeurs de vérificateur (20) permettant d'exécuter des flux de vérificateur respectifs (34) d'instructions de programme en parallèle les unes avec les autres, les flux de vérificateur correspondant à différentes parties (32) du flux principal exécuté par le processeur principal, et un circuit de détection d'erreur (28) pour détecter une erreur lorsqu'un défaut d'appariement est détecté entre un résultat d'une partie donnée (32) du flux principal exécuté sur le processeur principal (4) et un résultat du flux de vérificateur correspondant (34) exécuté sur l'un de la pluralité de processeurs de vérificateur (20). Cette approche permet de vérifier des processeurs principaux à haute performance (4) pour des erreurs avec une zone de circuit moins grande et un surdébit de consommation d'énergie plus bas qu'une technique de verrouillage à double cœur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)