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1. (WO2018080831) METHOD FOR FORMING A THIN-FILM TRANSISTOR
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Pub. No.: WO/2018/080831 International Application No.: PCT/US2017/056856
Publication Date: 03.05.2018 International Filing Date: 17.10.2017
IPC:
H01L 21/768 (2006.01) ,H01L 21/285 (2006.01) ,H01L 21/3065 (2006.01) ,H01L 29/40 (2006.01) ,H01L 29/417 (2006.01) ,H01L 29/423 (2006.01) ,H01L 29/66 (2006.01)
Applicants: EASTMAN KODAK COMPANY[US/US]; 343 State Street Rochester, NY 14650-2201, US
Inventors: NELSON, Shelby, Forrester; US
ELLINGER, Carolyn, Rae; US
Priority Data:
15/338,57631.10.2016US
Title (EN) METHOD FOR FORMING A THIN-FILM TRANSISTOR
(FR) PROCÉDÉ DE FORMATION D'UN TRANSISTOR À COUCHES MINCES
Abstract: front page image
(EN) A method of forming a thin-film transistor includes providing a substrate having a top surface and a recess in the top surface. An electrically conductive gate is provided within the recess. A conformal insulating material layer and a conformal semiconductor material layer are formed in the recess, with the semiconductor material layer extending over the top surface of the substrate outside of the recess. Source and drain electrodes are formed by adding a deposition inhibitor material on a portion of the substrate including within the recess; and depositing a thin-film of electrically conductive material, wherein the deposition inhibitor material inhibits the deposition of the electrically conductive material such that the electrically conductive material is patterned by the deposition inhibitor material during deposition, wherein the patterned electrically conductive material provides the source electrode on a first side of the recess and the drain electrode on a second side of the recess.
(FR) La présente invention concerne un procédé de formation d'un transistor à couches minces qui consiste à fournir un substrat ayant une surface supérieure et un évidement dans la surface supérieure. Une grille électriquement conductrice est disposée à l'intérieur de l'évidement. Une couche de matériau isolant conforme et une couche de matériau semi-conducteur conforme sont formées dans l'évidement, la couche de matériau semi-conducteur s'étendant sur la surface supérieure du substrat à l'extérieur de l'évidement. Des électrodes de source et de drain sont formées par ajout d'un matériau inhibiteur de dépôt sur une partie du substrat comprenant l'évidement à l'intérieur ; et par dépôt d'un film mince de matériau électriquement conducteur, le matériau inhibiteur de dépôt inhibant le dépôt du matériau électriquement conducteur de telle sorte que le matériau électriquement conducteur est modelé par le matériau inhibiteur de dépôt pendant le dépôt, le matériau électriquement conducteur à motifs fournissant l'électrode de source sur un premier côté de l'évidement et l'électrode de drain sur un second côté de l'évidement.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)