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1. (WO2018078894) COMPOUND SEMICONDUCTOR DEVICE
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Pub. No.:    WO/2018/078894    International Application No.:    PCT/JP2017/000453
Publication Date: 03.05.2018 International Filing Date: 10.01.2017
IPC:
H01L 21/338 (2006.01), H01L 29/778 (2006.01), H01L 29/812 (2006.01)
Applicants: MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventors: SASAKI, Hajime; (JP)
Agent: TAKADA, Mamoru; (JP).
TAKAHASHI, Hideki; (JP)
Priority Data:
2016-207849 24.10.2016 JP
Title (EN) COMPOUND SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR COMPOSÉ
(JA) 化合物半導体デバイス
Abstract: front page image
(EN)In the present invention, semiconductor layers (2, 3) are formed on a substrate (1). A gate electrode (4), a source electrode (5), and a drain electrode (6) are formed on the semiconductor layer (3). A first passivation film (7) covers the gate electrode (4) and the semiconductor layer (3). A source field plate (9) is formed on the first passivation film (7) and extends from the source electrode (5) to between the gate electrode (4) and the drain electrode (6). A second passivation film (10) covers the first passivation film (7) and the source field plate (9). The first passivation film (7) has a semi-conductive thin film (8) that is formed at least between the gate electrode (4) and the drain electrode (6) and that has an electric resistivity of 1.0 to 1010 Ω∙cm.
(FR)Dans la présente invention, des couches semi-conductrices (2, 3) sont formées sur un substrat (1). Une électrode de grille (4), une électrode de source (5) et une électrode de drain (6) sont formées sur la couche semi-conductrice (3). Un premier film de passivation (7) recouvre l'électrode de grille (4) et la couche semi-conductrice (3). Une plaque de champ de source (9) est formée sur le premier film de passivation (7) et s'étend de l'électrode de source (5) à un emplacement situé entre l'électrode de grille (4) et l'électrode de drain (6). Un second film de passivation (10) recouvre le premier film de passivation (7) et la plaque de champ de source (9). Le premier film de passivation (7) comporte un film mince semi-conducteur (8) qui est formé au moins entre l'électrode de grille (4) et l'électrode de drain (6) et qui a une résistivité électrique de 1,0 à 1010 Ω∙cm.
(JA)基板(1)上に半導体層(2,3)が形成されている。半導体層(3)上にゲート電極(4)、ソース電極(5)及びドレイン電極(6)が形成されている。第1のパッシベーション膜(7)がゲート電極(4)及び半導体層(3)を覆っている。ソースフィールドプレート(9)が第1のパッシベーション膜(7)上に形成され、ソース電極(5)からゲート電極(4)とドレイン電極(6)との間まで延びている。第2のパッシベーション膜10)が第1のパッシベーション膜(7)及びソースフィールドプレート(9)を覆っている。第1のパッシベーション膜(7)は、少なくともゲート電極(4)とドレイン電極(6)との間に形成された電気抵抗率が1.0Ω・cm~1010Ω・cmの準導電性薄膜(8)を有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)