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1. (WO2018076638) SOFTWARE DEFINED NETWORK WITH SELECTABLE LOW LATENCY OR HIGH THROUGHPUT MODE
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Pub. No.: WO/2018/076638 International Application No.: PCT/CN2017/081883
Publication Date: 03.05.2018 International Filing Date: 25.04.2017
IPC:
H04L 1/00 (2006.01) ,H03M 13/11 (2006.01)
Applicants: HUAWEI TECHNOLOGIES CO., LTD.[CN/CN]; Huawei Administration Building, Bantian, Longgang District Shenzhen, Guangdong 518129, CN
Inventors: AHARONY, Ahikam; CA
Priority Data:
15/478,79804.04.2017US
62/413,10826.10.2016US
Title (EN) SOFTWARE DEFINED NETWORK WITH SELECTABLE LOW LATENCY OR HIGH THROUGHPUT MODE
(FR) RÉSEAU DÉFINI PAR LOGICIEL AVEC MODE SÉLECTIONNABLE DE FAIBLE LATENCE OU DE HAUT DÉBIT
Abstract: front page image
(EN) Encoding and decoding systems are provided for reduced latency at the decoder. In the encode error detection codewords are produced from source bits. The error detection codewords are then encoded with a systematic error correction encoder to produce a set of parity bits. All of the systematic code source bits and at least some of the parity bits are mapped to modulation symbols for transmission. In the decoder, two signal processings are performed in parallel, one based on soft bit decisions and the other based on hard bit decisions. The soft bit decisions are processed using a systematic error correction decoder. The hard bit decisions are processed by re-encoding error detection codewords to produce parity bits. If the produced parity bits match received parity bits, then the hard bit decisions are reliable and are output without waiting for the result of the systematic error correction decoder.
(FR) Des systèmes de codage et de décodage sont prévus pour réduire la latence au niveau du décodeur. Dans la détection d'erreur de codage, des mots codés sont produits à partir de bits sources. Les mots codés de détection d'erreur sont ensuite codés avec un codeur de correction d'erreur systématique afin de produire un ensemble de bits de parité. Tous les bits sources du code systématique et au moins certains des bits de parité sont mis en correspondance avec des symboles de modulation pour une transmission. Dans le décodeur, deux traitements de signal sont effectués en parallèle, l'un sur la base de décisions de bits souples et l'autre sur la base de décisions de bits dures. Les décisions de bits souples sont traitées à l'aide d'un décodeur de correction d'erreur systématique. Les décisions de bits dures sont traitées par recodage de mots codés de détection d'erreur pour produire des bits de parité. Si les bits de parité produits correspondent à des bits de parité reçus, alors les décisions de bits dures sont fiables et sont délivrées sans attendre le résultat du décodeur de correction d'erreur systématique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)